软件描述语言和硬件描述语言 写起来不一样
Verilog 区分大小写 vhdl不区分
chip select 片选 enable 使能
-4`b00_01 //_符号meiyouyong
不定态x 悬空或者 两个信号
位宽只能为单个整数
小数点/e两边都有数字;小数点可以移动是浮点 否则为定点 有e/E的为浮点;
信号强度=电流强度;
组合逻辑电路中一般连线型 wire
时序中有 wire 和 reg(寄存器类型)
全等“===”可以用来比较x与z 输出 0/1 位宽不一样 输出一定为0
而相等== 则不能 位宽不一样 输出可能为1(0011 ==11)
a<<2 等价于 {a[2:0],2`b00};