Verilog学习2

已于 2023-04-10 16:25:31 修改
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于 2023-04-10 14:00:07 首次发布
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 硬件电路的延迟决定了工作频率

惯性延迟大于干扰宽度 则干扰不起作用

一般不人为的加延迟，加上的延迟一般都是实际电路中的延迟

在vhdl中不用initial语句

语句块一定为串行begin end\

初始化语句

 组合电路中，输入变化 输出可能也会变  所以都得写上去

always@(*)

语句块中用=   assign 一定用=  阻塞赋值  因为wire型信号  连线型

时序中   根据什么信号的变化来运行语句

时序加组合的敏感列表 为@(in or clk)

一般用同步清零  ，<=非阻塞赋值

 fork join 语句不可综合   ；用于测试；块内可以交换语句顺序

begin  end 串行执行

时序中（1）  从输出端看电路图，可用阻塞赋值

（2）从输入端开始则是非阻塞赋值

一个电路速度的快慢是由寄存器和寄存器之间组合电路的最大延迟决定的

流水线方法 ：非阻塞语句即加入寄存器   让寄存器同时工作

在阻塞中，组合电路过长，造成的延迟过长

在非阻塞中 通过加入寄存器  分割组合电路即延迟变小； 同时工作（驱动方程，次态方程）  输出即输出方程

寄存器->组合电路->寄存器

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