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阿巴阿阿巴巴巴巴
江东才子多才俊,卷土重来未可知。
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【HDLBits】Module(verilog模块的例化)
通过一些HDLBits上面的题目来练习一些例化。1.ModuleBy now, you’re familiar with a module, which is a circuit that interacts with its outside through input and output ports. Larger, more complex circuits are built by composing bigger modules out of smaller modules and othe原创 2022-05-05 00:33:17 · 5533 阅读 · 1 评论 -
【Verilog】HDLBits之FSM(二)
一:Fsm3onehot(独热码)The following is the state transition table for a Moore state machine with one input, one output, and four states. Use the following one-hot state encoding: A=4’b0001, B=4’b0010, C=4’b0100, D=4’b1000.Derive state transition and output lo原创 2022-03-20 21:26:42 · 517 阅读 · 0 评论 -
【Verilog】HDLBits之FSM(一)
写自己动手写cpu时写到除法器部分感觉对状态机还不是比较熟悉,做题家还是要多刷题巩固,少动脑子多花时间。一: FSM1(异步复位)This is a Moore state machine with two states, one input, and one output. Implement this state machine. Notice that the reset state is B.This exercise is the same as fsm1s, but using async原创 2022-03-19 23:57:53 · 461 阅读 · 0 评论 -
【verilog】计数器
理论学习计数器实现的是计数,计数是一种最简单基本的运算。计数器在数字系统中主要是对脉冲的个数进行计数,以实现测量、计数、控制的功能,同时兼有分频功能。计数器是FPGA设计中最常用的一种时序逻辑,根据计数器的计数值我们可以精确计算出FPGA内部各种信号之间的时间关系,每个信号何时拉高、何时拉低、拉低需要多久、拉高需要多久,都可以比较精准的控制具体需要计数的时间。计数器一般是从0开始计数,计数到我们需要的值或者计数满溢出后清零,并可以进行不断的循环,3位数的十进制计数器可最大计数到999,4位数的最大原创 2022-03-01 15:22:56 · 7620 阅读 · 1 评论 -
【verilog】寄存器
概念寄存器具有存储功能,一般是由D触发器构成,由时钟脉冲控制,每个D触发器能存储一位二进制码。工作原理在一个脉冲信号上升沿或者是下降沿作用下,将信号从输入端D送到输出端Q。若时钟脉冲的边沿信号未出现,即使输入信号改变,输出信号仍然保持原值,且寄存器有复位清零功能,其复位分为同步复位和异步复位。同步复位“同步”是和工作时钟同步的意思。当时钟的上升沿(下降沿)来到时检测到按键的复位操作才有效,否则无效。异步复位“异步”是和工作时钟不同步的意思。寄存器的复位不关心时钟的上升沿(下降沿)来不来,只要检原创 2022-02-10 16:51:09 · 4826 阅读 · 4 评论 -
【verilog】避免Latch的产生
这个就是做个备忘录。。。何为LatchLatch就是锁存器,在异步电路系统中,对输入信号电平敏感的单元,用来存储信息。几种Latch产生的情况组合逻辑中if语句没有else组合逻辑中case的条件不能够完全列举,且不写default组合逻辑中输出变量赋值给自己...原创 2022-02-10 14:11:40 · 250 阅读 · 0 评论 -
【verilog】浅复习状态机(FSM)
//原创 2022-01-25 23:47:44 · 444 阅读 · 1 评论 -
【HDLBits】一道无比简单的组合逻辑
题目The 7458 is a chip with four AND gates and two OR gates. This problem is slightly more complex than 7420.Create a module with the same functionality as the 7458 chip. It has 10 inputs and 2 outputs. You may choose to use an assign statement to drive ea原创 2022-01-10 00:04:41 · 223 阅读 · 0 评论 -
用verilog描述状态机+序列检测器10010
独热码:独热码,在英文文献中称做 one-hot code,直观来说就是有多少个状态就有多少比特,而且只有一个比特为1,其他全为0的一种码制。通常,在通信网络协议栈中,使用八位或者十六位状态的独热码,且系统占用其中一个状态码,余下的可以供用户使用。例如,有6个状态的独热码状态编码为:000001,000010,000100,001000,010000,100000。再如,有十六个状态的独热码状态编码应该是:0000000000000001,0000000000000010,000000000000原创 2021-07-30 00:31:48 · 2964 阅读 · 3 评论 -
Verilog实现一些简单组合逻辑
1原创 2021-07-24 23:15:11 · 1320 阅读 · 0 评论 -
Verilog之条件语句、循环语句、块语句与生成语句
1 条件语句(if_else语句)原创 2021-07-19 20:41:34 · 2565 阅读 · 0 评论 -
Verilog语法之赋值语句和结构说明语句
赋值语句和块语句赋值语句verilog中,信号有两种赋值方式1非阻塞赋值方式(b<=a;)在语句块中,上面语句所赋值的变量值不能立即就为下面的语句所用块结束后才能完成这次赋值操作,所赋的变量值是上一次赋值得到的常用于编写可综合的时序逻辑模块2阻塞赋值方式(b=a;)赋值语句执行完后,块才结束b的值在赋值语句执行完后立刻就改变在时序逻辑中使用时,产生意想不到的效果e.g:用非阻塞赋值法确定reg型信号b,calways @ (posedge clk) begin b&原创 2021-07-16 22:54:33 · 891 阅读 · 0 评论