用verilog描述状态机+序列检测器10010

对状态机简单的复习

独热码：

独热码，在英文文献中称做 one-hot code,
直观来说就是有多少个状态就有多少比特，而且只有一个比特为1，其他全为0的一种码制。通常，在通信网络协议栈中，使用八位或者十六位状态的独热码，且系统占用其中一个状态码，余下的可以供用户使用。
例如，有6个状态的独热码状态编码为：000001，000010，000100，001000，010000，100000。
再如，有十六个状态的独热码状态编码应该是：0000000000000001，0000000000000010，0000000000000100，0000000000001000，0000000000010000，0000000000100000
，……，10000000000000000。但是通常我们为了方便书写，将二进制简化为十六进制表示(从右往左每四位二进制位用一位十六进制数表示)，那么，以上十六状态的独热码可以表示成0x0001,
0x0002, 0x0004, 0x0008, 0x0010, 0x0020, ……,
0x8000（其中的0x是十六进制的前缀表示，在诸如PLC等程序中也有其他表示方法）。

引用自百度百科-独热码*

格雷码

二进制转格雷码引用自百度百科-格雷码

Mealy状态机
Moore状态机
上面是一个对状态机还有编码的复习。。。

序列检测10010

例子是夏宇闻的verilog书上的，不是很习惯他的状态机的设计，于是我结合别人的设计了一个。

状态转移图

代码

module seqdet(x,z,clk,rst,state);
input x,clk,rst;
output z;
//reg[2:0]state;
output[2:0]state;
reg[2:0]state;
wire z;
parameter IDLE=3'd0,
	  A=3'd1,
	  B=3'd2,
	  C=3'd3,
	  D=3'd4,
	  E=3'd5;
assign z=(state==D&&x==0)?1:0;//状态为D时，收到0，跳到E
always @(posedge clk )
begin
	if(!rst)
	state<=IDLE;
else
casex(state)
IDLE:if(x==1)
state<=A;
else
state<=IDLE;
A:if(x==0)
state<=B;
else
state<=A;
B:if(x==0)
state<=C;
else
state<=A;
C:if(x==1)
state<=D;
else
state<=IDLE;
D:if(x==0)
state<=E;
else
state<=A;
E:if(x==1)
state<=A;
else
state<=C;
default:state<=IDLE;
endcase
end
endmodule

要注意上面先定义输入输出，再说明类型

测试代码

//测试文件
`timescale 1ns/1ns
//`define halfperiod 20
module seqdet_tb();
reg clk,rst;
reg[23:0] data;
wire[2:0]state;
wire z,x;
assign x=data[23];
always #10 clk=~clk;
always @(posedge clk)//时钟上升沿
data={data[22:0],data[23]};
initial
begin
	clk=0;
	rst=1;
	#2 rst=0;
	#30 rst=1;//复位信号
	data=24'b0000_1100_1010_0100_1001_0100;
	#500 $stop;
end
//always #(`halfperiod) clk=~clk;
//always @(posedge clk)//时钟上升沿
//data={data[22:0],data[23]};
seqdet u1(x,z,clk,rst,state);
endmodule

仿真图

一开始我他妈不会看仿真图（我也懒得去看代码，我就是太笨了），然后我就观察了一下，发现这样看很方便，怎么看呢？

结束，就是一直摸鱼摸鱼，摸鱼世界第一。。。