CMOS晶体管原理（数字电路）

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文章标签： fpga开发

于 2023-03-10 16:12:56 首次发布

本文链接：https://blog.csdn.net/m0_51683386/article/details/129444997

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文章详细介绍了CMOS晶体管的工作原理，包括NMOS和PMOS的构造及导通特性。CMOS电路由这两种晶体管组合而成，如反向器，其延迟受到RC干扰影响。讨论了影响电路延迟的因素，包括工艺过程、电压和温度（PVT），并提出了不同工作场景（Corner）的概念，如快速（FF）和慢速（SS）情况，重点关注建立时间和保持时间。

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CMOS晶体管原理（数字电路）

数字芯片的物理材料
- 以硅为材料，参杂V族或者III族，变成N型半导体或者P型半导体
PN结
- P端给高电压N端给低电压可以导通，具有单向性
NMOS管—body是p型两端掺杂是n型
- 有四个端口 gate source drain body(也就是衬底常接上GND)
- 在gate端给高电压，source/drain给低电压则有电流可以导通
- 在gate和body之间有一层绝缘层sio2，存在漏电行为—尺寸缩小sio2变薄
PMOS管—body是n型两端掺杂是p型
- 有四个端口 gate source drain body(常接上VDD)
- 在gate端给低电压，source/drain给高电压则有电流可以导通
gate就是一种控制的端口
- 在NMOS中gate给1则导通，但是在PMOS中gate给0则导通
- 因此这就是一种开关特性
CMOS其实就是即包含了NMOS又包含了PMOS
- 例子—反向器
- 一对NMOS和PMOS构成
- 存在RC干扰—造成delay
- 输入输出响应
  - 这样一个导通开关由于各种RC的存在并非理想的瞬间的，而是存在延迟
  - 如何抵消延迟呢
    - 希望负载电容小—所存储的电荷少—快速实现充放电
    - 流过上下对管的电流要大，这样可以比较快的充放电—可以考虑将管子做大—但是面积会变大—寄生电容变大
数字信号中0和1的定义
- vdd的百分之80以上就为1，vdd的百分之20以下就为0
Transition和Delay的定义
- Transition信号爬升时间—t_r/t_f
  - 同一个信号从0->1或者1->0的时间
- Delay信号传输延时
  - 一个cell的输入变化到输出信号变化到时间
延时的定义—以反向器为例
- t_pdr上升沿传输延时—在输入端上升到vdd/2的时间至输出端下降到vdd/2的时间(因为反向器，输入上升意味着输出下降)
- t_pdf下降沿传输延时—在输入端的vdd/2的时间到输出端的vdd/2的时间
- 平均传输延时—t_pd=(t_pdr + t_pdf)/2的时间
- t_r信号上升时间—在输出端信号的百分之20到百分之80
- t_f信号下降时间—在输出端信号的百分之80到百分之20
什么是setup和holdup
- 建立时间（setup time）是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器
- 保持时间（hold time）是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时间，如果保持时间不够，数据同样不能被打入触发器。
影响电路延时到因素(PVT)
- 前提—工艺生产好了，连接关系已经固定
- 主要有以下三个方面
  - process—代工厂的工艺，制造参数有漂移
  - voltage—电压越高，电路延迟越低，一般在±10%范围内都可以正常工作
  - temperature—PN结温度越高，电路延时越大—因为发热，PN结的导电性能下降
根据PVT三个因素，我们可以进行情形(Corner)分类
- 根据PVT漂移的最大范围，定义了电路工作环境的最好/最坏的情形
- 如果一颗芯片在这些最好/最坏corner都能工作，则这颗芯片在漂移范围内都可以工作
- 延迟低的情形(fast)
  - 制造工艺让MOS管电流大—掺杂大
  - PN结温度低
  - VDD电压高
- 延迟高低情形反过来即可
- 组成FF/SS/SF/FS
  - FF—关注hold time
  - SS—关注setup time