【代码】4、绘制信号频谱1。
2026-01-09 15:51:19
180
【代码】3、生成sin.coe。
2026-01-09 11:24:23
125
matlab, coe,0~255
2025-08-13 16:00:28
225
MMCM：
2025-01-16 15:12:13
178
将AD数据接口输出的I、Q两路数据分离出来，分别绘制频谱图，以及合在一起的频谱图。
2024-10-16 15:26:51
653
1
自定义ip。
2024-09-29 09:53:27
235
1、第零阶段2、第一阶段3、第二阶段。
2024-09-09 10:21:53
641
PS通过AXI4-Lite接口访问PL的BRAM存储空间。
2024-09-06 18:02:50
398
AXI_DMA接口用于zynq7000芯片PS-PL间高速数据传输，使用时需在bd文件中添加相应的ip核。
2024-09-06 17:32:57
403
1、bd文件中添加debug信号，右击信号线，debug。
2023-11-20 17:43:15
1704
1、普通IO引脚约束为时钟时报错，可在XDC引脚约束中添加一条语句。
2023-10-23 20:05:15
7392
自动连接所有管脚后，没法通过make external来引出ps端的引脚，此时可以右击管脚，选择create port来引出。
2023-10-23 17:03:52
501
2、采样时钟和输入的外界数据时钟一样时，采样有可能失败。1、仿真文件的延时不能为小数，会向下取整。
2023-10-19 11:06:30
179
仿真完成后直接点击保存，输入wcfg文件名称即可。打开原来保存的波形文件，需分两步走。之后再打开原来保存的wcfg文件。首先打开wdb文件，Flow，
2023-10-11 15:32:32
8141
FPGA引脚约束。
2023-09-26 16:43:06
2891
1
供给FPGA的时钟有单端时钟，也有差分时钟，当输入是差分时钟时，需要将差分时钟转换为单端时钟输出来作为FPGA的系统工作时钟。本次使用锁相环来实现差分到单端时钟的转换。
2023-08-31 11:28:44
1196
卡在。
2023-07-16 21:10:30
767
1
213468484949
2023-07-14 10:47:38
1228
boot.bin的生成，程序固化
2022-11-03 19:04:10
4029
时钟约束：
2022-11-01 17:11:05
1771
verilog变量赋值
2022-10-29 10:24:13
1468
fifo
2022-10-29 10:19:50
2257
1
集线器的发明是为了优化网络布线，便于网络管理。无源Hub:连接在Hub上的所有其他计算机都能收到这一Hub上所有其他计算机发出的信号。Hub不对信号进行放大等处理，信号传输距离也没有提高有源Hub:对信号进行了放大或再生，延长了信号在两台主机之间的有效传输距离。智能Hub:特定计算机才能收到特定信号，具有网络管理及路由功能。
2022-10-27 23:14:54
614
编译
2022-10-26 17:30:41
928
上升沿判断
2022-07-19 21:24:16
880
vivado,硬件调试
2022-07-15 23:38:11
2794
仿真工具的高效使用
2022-07-04 07:49:23
2464
仿真文件编写
2022-07-04 07:09:02
821
16、演示手势命令
2022-05-25 20:45:28
356
15、设置快捷键
2022-05-25 20:44:36
139
14、制作VIA16D过孔
2022-05-25 20:43:54
604
13、替换封装焊盘
2022-05-25 20:43:30
876
12、更新封装焊盘
2022-05-25 20:42:58
533
11、向导制作DIP40-600插件封装
2022-05-24 17:21:43
1183
10、向导制作BGA256-2727表贴封装
2022-05-24 14:25:21
733
9、向导制作LQFP48L表贴封装
2022-05-24 13:26:07
1608
8、手动制作QFN10表贴封装
2022-05-24 13:25:27
1820
7、快速更改subclass颜色
2022-05-24 13:24:28
189
6、制作不规则焊盘
2022-05-24 13:23:54
1741
5、设置封装库路径
2022-05-24 13:23:14
562
RSS订阅