FPGA新起点V1开发板（三）——Quartus II软件的使用（流水灯的烧录以及sof转jic的方法记录）

最新推荐文章于 2024-08-12 16:51:57 发布

周末不下雨

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分类专栏： FPGA新起点文章标签： fpga开发

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文章目录

一、开发流程
二、新建文件夹（不许出现中文路径）
三、新建工程
三、添加设计文件
四、配置工程
五、分析与综合
六、分配引脚
七、编译工程
八、下载程序
附、修改成jic文件

一、开发流程

在这里插入图片描述

二、新建文件夹（不许出现中文路径）

先创建一个工程文件夹flow_led再创建四个子文件夹
在这里插入图片描述
doc存放工程的设计文档或者其他一些datasheet文档、数据手册
par存放工程文件
rtl存放设计文件，也就代码
sim存放工程的仿真文件

第一个第四个可以为空，但是做此可以有良好的习惯

三、新建工程

在这里插入图片描述
这是打开一个工程向导

这是选择FPGA的芯片型号的

选择第三方EDA的工具的

最后的信息确认

三、添加设计文件

在这里插入图片描述

选择Verilog语言进行编写

四、配置工程

咳咳上面应该才是配置工程，三和四写反了
找一个流水灯的代码
在这里插入图片描述

module flow_led(
    input               sys_clk  ,  //系统时钟
    input               sys_rst_n,  //系统复位，低电平有效
	 
    output  reg  [3:0]  led         //4个LED灯
    );

//reg define
reg [23:0] counter;

//*****************************************************
//**                    main code
//***************************************************** 
                                                                                                                                                                                                                         
//计数器对系统时钟计数，计时0.2秒
always @(posedge sys_clk or negedge sys_rst_n) begin
    if (!sys_rst_n)
        counter <= 24'd0;
    else if (counter < 24'd1000_0000)
        counter <= counter + 1'b1;
    else
        counter <= 24'd0;
end

//通过移位寄存器控制IO口的高低电平，从而改变LED的显示状态
always @(posedge sys_clk or negedge sys_rst_n) begin
    if (!sys_rst_n)
        led <= 4'b0001;
    else if(counter == 24'd1000_0000) 
        led[3:0] <= {led[2:0],led[3]};
    else
        led <= led;
end

endmodule

在这里插入图片描述
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