Verilog HDL基本结构行为描述:
一,门级描述方式:直接调用Verilog内部预先定义的基本门级元件描述电路结构。
二,数据流描述:使用连续赋值语句对电路的逻辑功能进行描述。
三,行为级描述:使用过程块语句结构和比较抽象的感激程序语言对电路的逻辑功能进行描述。
模块也称为测试平台,它的功能是产生一些激励信号施加给待测模块,然后观察在这些激励信号的作用下得到的响应并分析正确性。
实验过程如下:
打开下好的软件quartus,新建一个文件,文件格式为verilog hdl
输入事先准备好的激励代码
保存文件并命名为mux2to1(该实验为2选1数据选择器),然后点击编译。编译结束后我们需要建立一个波形仿真文件:点击file,找到vector waveform fil
Verilog HDL基本结构行为描述
最新推荐文章于 2024-05-30 10:13:55 发布