Verilog VHDL三种建模描述方式——2选1数据选择器

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已于 2022-05-27 00:37:16 修改

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文章标签： fpga开发

于 2022-05-27 00:29:00 首次发布

本文链接：https://blog.csdn.net/zylhxq/article/details/124914151

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本文详细介绍了使用Verilog和VHDL在FPGA开发中构建2选1数据选择器的结构化、数据流和行为级三种描述方式。通过实例代码和仿真步骤，展示了如何在Quartus II环境下实现这些描述方法。

摘要由CSDN通过智能技术生成

标题Quartus II

标题 Verilog VHDL三种建模描述方式——2选1数据选择器

1，结构化描述方式：是使用实例化低层次模块的方法，即调用其他已经定义过的低层次模块对整个电路的功能进行描述，或者直接调用Verilog内部预先定义的基本门级元件描述电路的结构。
2，数据流描述方式：是使用连续赋值语句(assign)对电路的逻辑功能进行描述，该方式特别便于对组合逻辑电路建模。
3，行为级描述方式：是使用过程块语句结构(always)和比较抽象的高级程序语句对电路的逻辑功能进行描述。
例题：2选1数据选择器
在这里插入图片描述

结构化描述方式：
代码：

module mux2to1_GL(
                 a,b,sel,
                  out
                  );
                  
   input a,b,sel;        
   output out;
  
  wire nsel,a1,b1;    //定义中间变量
  
  not U1(nsel,sel);
  and U2(b1,b,nsel);
  and U3(a1,a,sel);
  or  U4(out,a1,b1);
 
  endmodule

步骤：
1，在建好一个工程以后，我们点击file>new，然后把代码打上，