【 Verilog HDL基本结构行为描述】

最新推荐文章于 2024-01-18 09:26:29 发布
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Verilog HDL基本结构行为描述

Verilog HDL基本结构行为描述分为三种
一，结构化描述方式： 使用实例化低层次模块的方法，即调用其他已经定义过的低层次模块对整个电路的功能进行描述，或者直接调用Verilog内部预先定义的基本门级元件描述电路的结构。
二，数据流描述方式： 使用连续赋值语句(assign)对电路的逻辑功能进行描述，该方式特别便于对组合逻辑电路建模。
三，行为级描述方式： 使用过程块语句结构(always)和比较抽象的高级程序语句对电路的逻辑功能进行描述。

接下来进行实验
首先打开软件quartus,左上角点击file,然后点击new新建文件，格式选择如图所示
在这里插入图片描述
其次输入提前准备好的代码
在这里插入图片描述
然后保存文件并且命名为mux21
这属于第三种描述方式-行为级描述
接下来进行编译该项目，点击菜单栏的Processing，找到Start Compi lation
点击即可
在这里插入图片描述
下一步则为功能仿真
紧接着第四步我们再新建一个波形仿真文件
点击file，找到Vector Waveform File
步骤参照上面
接下来简单设置以下
在这里插入图片描述
请添加图片描述
然后在代码区域打上我们的行为级描述代码
在这里插入图片描述
之后保存调试
切换软件modelsim
在这里插入图片描述
显示没有错误进行下一步
在这里插入图片描述
最后添加激励信号后点击Processing下的SimulatorTool，在 Simulation mode中选择Functional再点击Generate Functional Simulation Netlist，然后选择Overwrite simulationinputfile with simulation result
点击Start开始仿真。
得到最后的波形图如下
在这里插入图片描述

啊啊啊啊秋秋
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