【无标题】

逸口炸梨酥

于 2023-05-18 17:22:09 发布

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文章标签： fpga开发

本文链接：https://blog.csdn.net/m0_53073729/article/details/130750261

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本文介绍了如何使用DE2-115开发板配合HC_SR04超声波模块进行测距实验。详细阐述了模块的引脚功能、测距原理、时序图、系统架构和模块设计，包括触发和回响信号处理，以及距离计算方法。并通过仿真测试验证了模块的功能。

摘要由CSDN通过智能技术生成

基于FPGA的超声波测距

一、实验内容
二、实验原理
- 1、理论
- 2、时序图
三、系统架构
四、模块
五、总结

一、实验内容

使用 DE2-115 开发板驱动超声波检测模块（HC_SR04 ），并将所测得数据显示到开发板上的数码管上，或者通过用UART通信方式上传到笔记本串口助手上显示（可采用UART IP核）。
模块引脚介绍如下:
从上图我们可以看到超声波模块的4个引脚，它们的作用罗列如下：

VCC: 电源引脚，超声波模块工作电压为5伏。
Trig: 是Trigger(触发)这个单词的缩写，该引脚用于触发超声波脉冲。
Echo: 该引脚会在高电平和低电平之间转换，当检测到障碍物时，在高电平保持的时间就表示信号发射出去并反射回来的时间。
GND: 接地引脚。

模块测距工作原理：
(1) 主控设备给 Trig 脚提供一个 10us 的脉冲信号。
(2) HC-SR04 接收到信号，开始发送超声波，并把 Echo置为高电平，然后准备接收返回的超声波。
(3) HC-SR04 接收到返回的超声波，把 Echo 置为低电平。
(4) Echo 高电平持续的时间就是超声波从发射到返回的时间间隔。

如果超声波模块前方没有障碍物，约4米之内，那当Trig引脚被提供10μs以上脉冲触发信号后，该模块内部发射（transmit）8个40kHz的超声波脉冲并检测回波，Echo引脚收到一个高电平并持续38毫秒，之后就会处于低电平状态，所以当得到38ms这个值时，我们就知道前方没有检测到障碍物了。

如果前方有障碍物，那在发射超声波脉冲后，信号就会反射回来，Echo引脚就会在接收到信号时立即切换到低电平状态，此时Echo引脚在高电平状态保持的时间就是信号发射并返回的所花的时间。

我们知道距离=速度 * 时间，要求出超声波模块到障碍物之间的距离，我们就需要知道速度和时间。速度就是340m/s，也就是声音在空气中传播的速度，转换城cm/μs单位就是0.034 cm/μs。时间的话，由于我们得到的是信号从发射到返回的时间值，所以需要除以2。最终得到的计算公式为：距离 = 0.034 cm/μs * 时间(μs) / 2

二、实验原理

1、理论

超声波原理：
HC-SR04超声波测距模块可提供 2cm-400cm的非接触式距离感测功能，测距精度可达高到 3mm；模块包括超声波发射器、接收器与控制电路。图1为HC-SR04外观，其基本工作原理为给予此超声波测距模块触发信号后模块发射超声波，当超声波投射到物体而反射回来时，模块输出回响信号，以触发信号和回响信号间的时间差，来判定物体的距离。

2、时序图

在这里插入图片描述

三、系统架构

在这里插入图片描述

四、模块

1、hc_sr_driver端口信号列表

在这里插入图片描述

2、文件

clk_div

/*================================================*\
		  Filename ﹕
			Author ﹕
	  Description  ﹕产生周期为1us的时钟信号
		 Called by ﹕
Revision History   ﹕ mm/dd/202x
		  			  Revision 1.0
  			  Email﹕ 
			Company﹕ 
\*================================================*/
module 	clk_div(
	input  wire			Clk		, //system clock 50MHz
	input  wire 		Rst_n	, //reset ，low valid
		   
	output wire  		clk_us 	  //
);
//Parameter Declarations
	parameter CNT_MAX = 19'd50;//1us的计数值为 50 * Tclk（20ns）

//Interrnal wire/reg declarations
	reg		[5:00]	cnt		; //Counter 
	wire			add_cnt ; //Counter Enable
	wire			end_cnt ; //Counter Reset 
	
//Logic Description
	
	always @(posedge Clk or negedge Rst_n)begin  
		if(!Rst_n)begin  
			cnt <= 'd0; 
		end  
		else if(add_cnt)begin  
			if(end_cnt)begin  
				cnt <= 'd0; 
			end  
			else begin  
				cnt <= cnt + 1'b1; 
			end  
		end  
		else begin  
			cnt <= cnt;  
		end  
	end 
	
	assign add_cnt = 1'b1; 
	assign end_cnt = add_cnt && cnt >= CNT_MAX