DSP系统时钟配置

DSP的时钟模块，为Core和其他模块提供时钟，通过PLL锁相环倍频和分频。每个模块都有多种时钟源可供选择。

PLL默认设置由BOOTMODE决定[12:10]位，下表显示了各种输入时钟频率的设置。

表中的PLLM为倍频，PLLD为分频，OUTPUT_DIVIDE是SECCTL[22:19]位的值，将PLL设置为设备的最大时钟设置，默认情况下 OUTPUT_DIVIDE = 1。

CLK = CLKIN x((PLLM + 1) / (OUTPUT_DIVIDE + 1) x (PLLD + 1))

CLKIN为晶振频率。

以配置1GHz，晶振为156.25MHz为例，对照上表可知需要的PLLM=63，PLLD=4根据公式可得1GHz的主频。