DSP的时钟和系统控制

1.1 振荡器OSC和锁相环PLL

    为了能让DSP芯片工作起来，需要内部振荡器OSC和锁相环PLL等组成的时钟模块来提供规律的时钟脉冲。
    锁相环是一种控制晶振使其相对于参考信号保持恒定的电路，主要作用是通过软件实时地配置片上外设时钟，提高系统的灵活性和可靠性。从上图可以看到，外部晶振通过了片内振荡器OSC和PLL模块，产生了时钟信号CLKIN，提供给CPU。外部晶振或外部时钟输入信号XCLKIN和送至CPU的信号CLKIN之间的关系如下：

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PLL模式	说明	SYSCLKOUT/CLKIN
禁止	上电复位时通过将XF_PLLDIS引脚置低来进入该模式，PLL模块完全不使能。此时CPU的时钟由来自X1/XCLKIN引脚的时钟信号直接去驱动。X2引脚不使用	XCLKIN
旁路	XF_PLLDIS为高电平时,PLL被使能；若此时是上电默认的PLL配置(PLLCR中位DIV的值为0)，则PLL自身被旁路。从X1/XCLKIN引脚输入的时钟信号除以2，然后再送去CPU	XCLKIN/2
使能