「Verilog学习笔记」根据状态转移表实现时序电路

最新推荐文章于 2024-09-10 23:43:08 发布

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分类专栏： Verilog学习笔记文章标签：学习笔记 Verilog

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本文记录了作者在学习Verilog过程中关于基本逻辑电路的设计，如使用异步时钟的序列电路、触发器和逻辑表达式，以及如何实现输出Y对输入A的控制。主要内容涉及`seq_circuit`模块的代码实现和功能分析。

摘要由CSDN通过智能技术生成

专栏前言

本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网

分析

可得逻辑表达式为 $Q_{1}^{n+1}=A\bigoplus Q_{1}^{n}\bigoplus Q_{0}^{n}$

可得逻辑表达式为 $Q_{0}^{n+1}={Q_{0}^{n}}'$

`timescale 1ns/1ns

module seq_circuit(
      input                A   ,
      input                clk ,
      input                rst_n,
 
      output   wire        Y   
);
    reg q0, q1 ; 

    always @ (posedge clk or negedge rst_n) begin 
        if (~rst_n) begin 
            q1 <= 0 ; 
        end 
        else begin 
            q1 <= A ^ q0 ^ q1 ; 
        end 
    end 

    always @ (posedge clk or negedge rst_n) begin 
        if (~rst_n) begin 
            q0 <= 0 ; 
        end 
        else begin 
            q0 <= ~q0 ; 
        end 
    end

    assign Y = q0 & q1 ; 

endmodule