「HDLBits题解」Vector1

最新推荐文章于 2024-10-02 21:20:07 发布

UCSD.KS

最新推荐文章于 2024-10-02 21:20:07 发布

阅读量350

点赞数 9

分类专栏： HDLBits 题解文章标签： fpga开发学习笔记 Verilog

本文链接：https://blog.csdn.net/m0_54689021/article/details/135457426

版权

HDLBits 题解专栏收录该内容

59 篇文章 4 订阅

订阅专栏

本文介绍了如何使用HDLBits库进行Verilog代码仿真，通过top_module模块实例展示了如何将输入信号拆分为高7位和低8位输出。读者可参考代码与官方题解，提升对Verilog编程的理解。

摘要由CSDN通过智能技术生成

本专栏的目的是分享可以通过HDLBits仿真的Verilog代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益

题目链接：Vector1 - HDLBits

`default_nettype none     // Disable implicit nets. Reduces some types of bugs.
module top_module( 
    input wire [15:0] in,
    output wire [7:0] out_hi,
    output wire [7:0] out_lo );

    assign out_hi = in[15:8] ; 
    assign out_lo = in[7:0] ; 

endmodule

关注博主即可阅读全文