浅析Verilog数据类型

最新推荐文章于 2023-11-17 15:01:35 发布
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可综合数据类型：

1. wire 线网型 --起连线作用
2. reg 寄存器型–具有记忆功能

以上数据类型是声明变量的关键字
【注】变量必须先声明后，才能使用
而声明变量的过程就是确定了数据类型。同一模块中不能重复声明
wire类型的变量只能由assign语句进行赋值，且只能赋值一次。即不能声明，不能重复赋值。reg型不用assign赋值。
◆wire型变量的变量赋值，只能采用并发语句赋值
◆reg型，只能在顺序语句中（always过程语句块中）被赋值，而不能在并发语句中赋值。同一个顺序语句过程中，reg型可以多次进行赋值。但在不同的顺序语句中不能如此。
结合具体例子会更生动

skxsvc
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