VCS开启-sverilog后用assign给reg赋值时不报错

最新推荐文章于 2024-06-24 23:02:11 发布
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文章标签： 硬件工程
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针对wire变量rd_data

使用always给wire赋值时会报错（如下图）

 

 反过来将变量改成reg，使用assign给reg赋值时不会报错。

删除-sverilog编译选项后问题解决

 

 正常报错（如上图）。

但我没有查到sverilog中可以在assign中给reg赋值的信息，或许是sverilog选项开启后编译检查较为宽松所致。

葱白有滋味
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verilog reg和wire和assign语法
wangjie36的博客
08-20 1万+
若输出端口在过程块中赋值则为reg型，若在过程块外赋值则为net型。要是出现不能给input赋值，那么就reg产生一个输出，与它进行封装连接，直接操作reg就可以了；在理解上，相当于一个逻辑之后直接连了一条线，这个逻辑对应于表达式的右侧，而这条线就对应于wire。在过程赋值语句中，表达式右侧的计算结果在某种条件的触发下放到一个变量当中，而这个变量可以声明成reg类型的。wire表示直通，即只要输入有变化，输出马上无条件地反映，线信号；2、{{ }}表示复制，{4{a}}等同于{a,a,a,a}；
VCS （Verilog Compile Simulator）如何使用
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01-08 7327
IEEE1364:verilog语言的仿真基于分层的事件队列 VCS 仿真模块的顺序（先从没有延迟的事件开始，执行它们，然后把时间设为0，然后按照时间顺序依次执行各个时间，同一层的时间，什么执行顺序都是可以的）： ...
34，Verilog-2005标准篇：赋值（Assignments）
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06-24 740
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Verilog 赋值问题
grin2的博客
03-30 5683
本文原创，转载请联系原作者并注明出处 Verilog中的赋值包括连续赋值和过程赋值两种方式。 一、连续赋值 连续赋值是**数据流级建模，使用assign进行赋值，并且使用assign a = b；的描述方式。 连续赋值是要求assign左值必须是标量或者线网类型wire，不能是reg，对右操作数无要求。 assign语句的执行时并行执行，assign语句出现的先后并不会影响赋值顺序。 assign是持续驱动，总是处于激活状态，有变化立刻进行更新。 assign 可以进行赋值延迟，控制对线网赋予新值的时.
Verilog的几个简单语法（assign、always等）
qq_43550774的博客
10-09 2409
1、wire表示的是线网类型，如：wire temp； // 定义temp为线网类型 reg是寄存器变量，如：reg [7：0] Q； // 定义Q为8位寄存器变量 注：wire声明的信号只代表连接线，不会保持值。所以赋值的时候称连续赋值，用assign完成，即wire对应于assign； 但是由reg声明的信号却有两种情况，一种是真正的寄存器，另一种只是声明成reg实际也是不能保持值的...
Verilog基础语法（9）之assign语句
m0_51965113的博客
05-08 6655
赋值语法以关键字assign开头，后面是信号名，可以是单个信号，也可以是不同信号网的连接。右侧的表达式或信号被分配给左侧的网或网的表达式。reg类型的变量不能使用assign进行连续赋值，这是因为reg类型的变量可以存储数据，并且不需要连续驱动。当使用assign给wire类型的网络赋值时，称为显示连续赋值，如果在定义的时候就对其连续赋值，称为隐形连续赋值，隐形连续赋值在Verilog中是被允许的。延迟值对于指定门的延迟很有用，并用于模拟实际硬件中的时序行为，因为该值决定了何时应该用评估值分配网。
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高山
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weixin_44381276的博客
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