书上抽的实验

1、实验的目标打开Quartus ‖并进行原理图及代码进行仿真(数字逻辑基础Verilog设计P38 2.38代码及原理图2.39)

2、实验内容：书本p225页两个实验
3、实验代码：
module regn (R, L, Clock, Q);
parametern= 8;
input [n-1:0] R;
input L, Clock;
output reg [n-1:0] Q;
always @(posedge Clock)
if(L)
Q<=R;
Endmodule

module trin (Y, E, F);
parametern= 8;
input [n-1:0] Y;
input E;
output wire [n-1:0]F;assign F=E?Y:'bz;
endmodule

4，实验过程截图







5，实验视频
【实验-哔哩哔哩】https://b23.tv/llCCBT

【实验三-哔哩哔哩】https://b23.tv/hsvtho