布置作业实验一

一、实验标题：用非阻塞赋值编写Vrilog代码
二、实验目的：运用Quatus II软件和Modelsim软件来进行联合仿真实验，更好地掌握操作方法的同时能够了解数字电路的相关知识。
三、实验内容：课本（数字逻辑基础与Verilg设计）原书第三版 P155.5.40。
四、实验代码：
module example5_5(x1,x2,x3,Clock,f,g);
input x1,x2,x3,Clock;
output reg f,g;
always @(posedge Clock)
begin
f<=x1&x2;
g<=f|x3;
end
endmodule
五、实验过程截图

六，实验视频：
【实验-哔哩哔哩】https://b23.tv/80ROGx