SR锁存器延迟模型

一、实验目的：采用门级建模语句实现一个SR锁存器，主要体现延迟时间的问题。

二、实验内容：Verilog HDL数字系统设计及仿真164页实例7-1。

三、实验代码：

module my_rs(reset,set,q, qbar);
input reset,set;
output q, qbar;
nor #(1) n1(q,reset ,qbar);
nor #(1) n2(qbar,set,q);
endmodule

module tb_71;
reg set,reset;
wire q, qbar;
initial
begin
set<=0;reset<=1;
#10 set<=0;reset<=0;
#10set<=1;reset<=0;
#10set<=1;reset<=1;
end
my_rs rs1 (reset,set,q,qbar);
initial
m o n i t o r ( monitor (