1.实验目的:
(1)进一步掌握行为级语法。
(2)掌握流水线的设计思想和设计方法。
(3)学会使用流水线改进设计。
2.实验涉及语法:
(1)第4章行为级建模语法。
(2)第7章可综合模型设计部分流水线的概念。
- 实验内容:Verilog HDL数字系统设计仿真 十一章 实验五:
本实验要完成一个流水线加法器的设计。
4.实验代码如下:
第一个:
module tbs51;
reg [7:0] add1,add2;
reg clock;
reg add_cin;
wire [7:0] add_sum;
wire add_cout;
integer seed1=9, seed2=12,seed3=15;
always
begin
add1={
KaTeX parse error: Expected 'EOF', got '}' at position 15: random(seed1) }̲%128; add2={
random(seed2) }%128;
add_cin={$random (seed3) }/2;
#60;
end
initial clock=0;
always #15 clock=~clock;
add_pp myadd(add1,add2,add_cin,add_sum, add_cout,clock);
endmodule
module add_pp (a,b, cin, sum, cout,clock) ;
input [7:0]a,b;
input cin,clock;
output [7:0]sum;
output cout;
reg c1o;
wire c1;
always @ (posedge clock)
c1o<=c1;
assign {cout,sum[7:4]}=a[7:4]+b[7:4]+c1o;
assign {c1,sum[3:0]}=a[3:0]+b[3:0]+cin;
endmodule
第二