2024 年华数杯全国大学生数学建模思路+论文+代码

B 题 VLSI 电路单元的自动布局

超大规模集成电路（VLSI，Very Large Scale Integration）将大量电路单元集 成于单一芯片。随着设计复杂度增加，如今开展 VLSI 设计已离不开电子设计自 动化（EDA，Electronic Design Automation）工具的支持。EDA 作为算法密集型 产业，需要对数千种情境进行快速设计探索，是国家关键技术领域。其中，电路 单元的自动布局是 EDA 研究的核心问题之一。 电路单元的自动布局旨在矩形布局区域内确定所有电路单元位置，以最小化 单元之间总连接线长并避免单元重叠。由于这是一个 NP-难问题，通常分为全局 布局和详细布局两个步骤。全局布局大致确定单元位置，允许单元重叠；详细布 局则消除重叠并进一步优化。本问题聚焦于全局布局，将电路单元视为不同大小 的矩形，矩形内分散有若干个连线接口，电路单元之间通过连线接口形成若干组 连接关系。全局布局的目标是最小化总连接线长，同时满足单元密度约束。总连 接线长等于每组有连接关系的电路单元的线长之和。由于布局阶段尚未实际布线， 每组线长通常可通过半周长线长（HPWL，Half-Perimeter Wirelength）或直线型 斯坦纳最小树（RSMT，Rectilinear Steiner Minimal Tree）估计，要求连线水平或 竖直。HPWL 为连线接口外接矩形周长的一半，RSMT 为通过插入斯坦纳点构建 的线段长度之和。单元密度约束通过将矩形布局区域网格化后计算。每个网格的 元密度等于与网格重叠的电路单元面积和网格面积的比值，限制不超过特定阈 值。附件 1 提供全局布局的中间状态，包括每组有连接关系的电路单元及其连线 接口名称、连线接口坐标和对应的 HPWL 和 RSMT 线长。附件 2 给出布局区域 尺寸、网格划分粒度和密度阈值、电路单元的尺寸、坐标及其连线接口的基本信息。

请建立数学模型解决以下问题：

问题 1 图 2 展示了 3 组具有不同连线接口数的 HPWL 和 RSMT 线长估计示 意图。RSMT 是布局阶段理想的线长表征，但是构建斯坦纳树是 NP 难问题。 HPWL 简单有效，但对多连线接口情形估计偏小。根据附件 1 提供的信息，请设 计一个与电路单元连线接口坐标相关的线长评估模型。该模型应满足：（1）每组 估计线长与对应 RSMT 的差值尽可能小；（2）能应用于评估附件 1 中的总连接 线长。

图 2. 具有不同连线接口数目的 HPWL 和 RSMT 线长估计示意图。若布局仅包含这 3 组电路单元连接关系，HPWL 和 RSMT 评估的总连接线长分别为 30 和 32。

问题 2 图 3 展示了单元密度计算示意图，请以此设计一个与电路单元坐标 相关的网格密度评估模型。应用问题 1 构建的线长评估模型，整合密度计算，建 立一个数学模型，目标为：（1）最小化总连接线长；（2）满足单元密度约束。根 据附件 1 和附件 2 提供的信息，应用此模型完成全局布局，输出总连接线长 （HPWL），并可视化结果（电路单元的位置）。

问题 3 除了连接线长和单元密度，布线密度也是衡量布局质量的重要指标 之一。分析图 4 所示的网格布线密度计算模型，找出其存在的问题。针对发现的 问题，提出改进方案。应用改进后的布线密度模型，计算问题 2 中更新后的全局 布局结果的布线密度，并对结果（网格布线密度）进行可视化。 图 4：一种计算网格布线密度的模型。为计算红色网格的布线密度，首先计算蓝色和绿色这 两组单元的布线密度；随后计算这两组单元组成的外接矩形与红色网格的重叠面积，重叠面 积用蓝色和绿色填充；将这两组单元的布线密度分别与对应重叠面积相乘，两组乘积之和即 等于红色网格的布线密度。

问题 4 除了最小化总连接线长和满足单元密度约束外，希望网格布线密度 的最大值越小越好。请在问题 3 的基础上，修正问题 2 所建立的数学模型。根据 附件 1 和附件 2 提供的信息，应用修正后的模型完成全局布局，输出总连接线长 （HPWL），并可视化结果（电路单元的位置和网格布线密度