基于原理图的全加器的设计

实验目的 1、熟悉Quartus环境，掌握创建工程的基本步骤。 2、熟练掌握VHDL的基本语法、逻辑符号的使用。 3、理解并掌握电路原理图设计流程。   4、实现功能及仿真。 二、实验原理 半加器电路是实现两个一位二进制数的加法运算电路，对两个输入数据位相加，输出一个结果位和进位，没有进位输入的加法器电路。 SO=A⊕B(⊕异或操作)   COUT=AB 全加器是用门电路实现两个二进制数相加并求出和的组合线路，称为一位全加器。一位全加器可以处理低位进位，并输出本位加法进位。多个一位全加器进行级联可以得到多位全加器。它在半加器基础上改进，使得输入有进位，输出有进位，即三输入二输出的一个部件。  SUM=A⊕B⊕C(⊕异或操作)