基于DE1 SOC FPGA开发板的数字时钟的制作

数字电子钟的原理石英晶体振荡器和分频器组成标准秒发生电路。石英晶体振荡器的振荡频率为50MHz，经分频后，输出脉冲的频率为1Hz，即周期为1s，即标准秒脉冲。得到新的脉冲周期为1s，再将新的脉冲作为时分秒计数的激励信号，这样每计一个数所需时间就是1s。

我们先制作一个模为60的计数器，仿真输出分频后的脉冲及计数变量，观察是否正确，最后上板子看显示结果是否符合预期。然后在设计时分秒的进位，仿真，用六位数码管显示。显示正确之后再加按键控制，具有整点报时及24s倒计时等功能。

50mhz分频为1s：产生新的时钟信号：

always@(posedge CLOCK_50 or negedge key0)//分频模块，复位按键设置下降沿触发
begin
    if(!key0)//复位
	 begin
    count<=32'd0;
	 clk<=0;
	 end
    else if(count==32'd24999999)//计数count达到24999999clk反转，计数置0
	 begin
	 count<=32'd0;
	 clk<=~clk;
	 end
	 else 
	 begin
	 count<=count+32'd1;
	 end
end