并行储存器

存储器访问速度芯片内部结构和对外接口方式。例如,前述的突发传输技术、同步DRAM技术和CDRA技术等。连接方式，加速CPU和存储器之间的有效传输。例如,采用并行技术的双口存储器甚至是多口存储器,以及多体交叉存储器，都可以让CPU在一个周期中访问多个存储字。21 00待技术。人，芯片技术提高单个芯片的访问速度。可以选用更高速的半导体器件，或者改善存储CPU和主存储器之间在速度上是不匹配的,这种情况成为限制高速计算机设计的主要问存。为了提高CPU和主存之间的数据交换速率,可以在不同层次采用不同的技术加击结构技术为了解决存储器与CPU速度不匹配问题,需要改进存储器与CPU之系统结构技术这是从整个存储系统的角度采用分层存储结构解决访问速度问题。增加cache,采用虚拟存储器等。本节讲授双端口存储器和多体交叉存储器,前者采用空间并行技术，后者采用时间并行处理

2/01示右端口，LB表示低位字节，UB表示高位字节。挥故以内存为中心的系统逐渐取代了以CPU为中心的结构。当两个端口的地址不相同时,在两个端口上进行读写操作，一定不会发生冲突。当任一端口被选中驱动时，就可对整个存储器进行存取，每一个端口都有自己的片选控制(CE)和输出驱动控制（0 E)。读操作时，端口的OE(低电平有效）打开输出驱动器，由存储矩件读出的数据就出现在1/0线上。表3.7列出了无冲突的读写条件，表中符号1代表高电平，事实上双端口存储器也可以由DRAM构成。2.图3.22为双端口存储器IDT7133的逻辑框图。这是一个存储容量为2 K字长16位的SRAM,它提供了两个相互独立的端口，即左端口和右端口。它们分别具有各自的地址线(A0~A10)数据线(I/O~V/O15)和控制线(R/W CE、OE BUSY)，因而可以对存储器中任何位置上的数据进行独立的存取操作。图中，字母符号下标中L表示左端口,R表双端口存储器由于同一个存储器具有两组相互独立的读写控制电路而得名。由于进行并行的独立操作，因而是一种高速工作的存储器，在科研和工程中非常有用。1.双端口存储器的逻辑结构这种以内存为中心的结构要求不仅CPU可以访问主存，而且其他部件(如VO设备)也可不经CPU而直接与主存交换信息。这样，多不部件都可以与主存交换信息，使主存的访问次数明显增多。而传统的存储器在任一时刻只能进行一个读或写操作，不能被多个部件同时访问。为了进一步扩展主存的信息交换能力，提出了多口存储器结构。呈期的计算机系统以CPU为中心。机器内部各个部件之间的信息传递都受CPU控制VO设备与主存之间的信悬交换也经过CPU的远算器，这种结构严重影响了CPU效能的发无冲突读写控制外

 KB/可以根据两个端口的地址匹配或片选使能信号有效的时间决定对哪个端口进行存取。判断方式有以下两种。口(地址有效判断)。端口进行读写操作时的功能判断。(1)如果地址匹配且在CE之前有效，片上的控制逻辑在CE和CER之间进行判断来选择端口（CE判断)无论采用哪种判断方式，延迟端口的BUSY标志都将置位而关闭此端口，而当允许存取的端口完成操作时,延迟端口BUSY标志才进行复位而打开此端口。表3.8列出了左、右(2)如果CE在地址匹配之前变低，片上的控制逻辑在左、右地址间进行判断来选择端计算机组成原理配给Mo、M址寄存器的低性障时E T文也分反C白删除编辑发送

存储器的模块化组织一个由若干个模块组成的主存储器是线性编址的。这些地址在各模块中如何安排，有两种方式一种是顺序方式,一种是交叉方式。在常规主存储器设计中，访问地址采用顺序方式，如图3.23(a)所示。为了说明原理，设存储器容量为32字，分成MO、M、M2、M四个模块，每个模块存储8个字。访间地址按顺序分配给一个模块后，接着又接顺序为下一个模块分配访问地址。这样，存储器的22个学可由5位地址寄存器指示，其中高2位选择4个模块中的一个，低3位选择每个模块中的8个字

可以看出，在顺序方式中某个模块进行存取时，其他模块不工作。而某一模块出现故障时，其他模块可以照常工作。另外通过增添模块来扩充存储器容量也比较方便。但顺序方式的缺点是各模块一个接一个串行工作，因此存储器的带宽受到了限制。图3.23(6)表示采用交叉方式寻址的存储器模块化组织示意图。存储器容量也是32个字，也分成4个模块，每个模块8个字。但地址的分配方法与顺序方式不同先将4个线性地址0、1、2、3依次分配给Mo、M、M2、M模块，再将线性地址4、5、6、7依次分配给Mo、M、M2、M模块直到全部线性地址分配完毕为止。当存储器寻址时，用地址寄存器的低2位选择4个模块中的一个，而用高3位选择模块中的8个字。可以看出，用地址码的低位字段经过译码选择不同的模块，而高位字段指向相应模块内的存储字。这样,连续地址分布在相邻的不同模块内，而同一个模块内的地址都是不连续的。因此，从定性分析，对连续字的成块传送，交叉方式的存储器可以实现多模块流水式并行存取，大大提高存储器的带宽。由于CPU的速度比主存快，假如能同时从主存取出条指今，这地热会提势的运行捷，多模块交义存储器就是基于这种思想提出未的