基于FPGA的脉冲延迟控制器设计与实现(2)

接上篇

8）编辑好之后保存，然后点击simulation run simulation中的run behavioral simulation

9）仿真结果如下

（四）上板的实现

1）需要准备相应的器件，本设计所需要一块ZYNQ-7020开发板，杜邦线若干，示波器，信号发生器

下面展示器件图片

开发板zynq-7020

2）之后可以便可以进行管脚的配置了，配置管脚可以有两种方法，一种是直接添加xdc约束文件，另一种是通过图形界面进行配置，这里主要介绍第一种方法

1、先点击add source

2、点击第一项，建立约束文件

3、点击create file

4、命名之后点击ok，之后保持默认点击finish

5、创建完文件之后，在constraint中找到xdc文件并打开

6、将下面代码粘贴

set_property IOSTANDARD LVCMOS33 [get_ports {data_in[7]}]
set_property IOSTANDARD LVCMOS33 [get_ports {data_in[6]}]
set_property IOSTANDARD LVCMOS33 [get_ports {data_in[5]}]
set_property IOSTANDARD LVCMOS33 [get_ports {data_in[4]}]
set_property IOSTANDARD LVCMOS33 [get_ports {data_in[3]}]
set_property IOSTANDARD LVCMOS33 [get_ports {data_in[2]}]
set_property IOSTANDARD LVCMOS33 [get_ports {data_in[1]}]
set_property IOSTANDARD LVCMOS33 [get_ports {data_in[0]}]
set_property IOSTANDARD LVCMOS33 [get_ports {data_out[7]}]
set_property IOSTANDARD LVCMOS33 [get_ports {data_out[6]}]
set_property IOSTANDARD LVCMOS33 [get_ports {data_out[5]}]
set_property IOSTANDARD LVCMOS33 [get_ports {data_out[4]}]
set_property IOSTANDARD LVCMOS33 [get_ports {data_out[3]}]
set_property IOSTANDARD LVCMOS33 [get_ports {data_out[2]}]
set_property IOSTANDARD LVCMOS33 [get_ports {data_out[1]}]
set_property IOSTANDARD LVCMOS33 [get_ports {data_out[0]}]
set_property PACKAGE_PIN T14 [get_ports {data_in[0]}]
set_property PACKAGE_PIN T15 [get_ports {data_in[1]}]
set_property PACKAGE_PIN P14 [get_ports {data_in[2]}]
set_property PACKAGE_PIN R14 [get_ports {data_in[3]}]
set_property PACKAGE_PIN U14 [get_ports {data_in[4]}]
set_property PACKAGE_PIN U15 [get_ports {data_in[5]}]
set_property PACKAGE_PIN V17 [get_ports {data_in[6]}]
set_property PACKAGE_PIN V18 [get_ports {data_in[7]}]
set_property PACKAGE_PIN V12 [get_ports {data_out[0]}]
set_property PACKAGE_PIN W16 [get_ports {data_out[1]}]
set_property PACKAGE_PIN J15 [get_ports {data_out[2]}]
set_property PACKAGE_PIN H15 [get_ports {data_out[3]}]
set_property PACKAGE_PIN V13 [get_ports {data_out[4]}]
set_property PACKAGE_PIN U17 [get_ports {data_out[5]}]
set_property PACKAGE_PIN T17 [get_ports {data_out[6]}]
set_property PACKAGE_PIN Y17 [get_ports {data_out[7]}]
set_property PACKAGE_PIN L16 [get_ports sys_clk]
set_property PACKAGE_PIN Y16 [get_ports sys_rst_n]
set_property IOSTANDARD LVCMOS33 [get_ports sys_clk]
set_property IOSTANDARD LVCMOS33 [get_ports sys_rst_n]
create_clock -add -name sys_clk_pin -period 10.00 -waveform {0 5} [get_ports { sys_clk }]

 3）编译DDS文件，点击run synthesis，等待

4）显示成功之后，继续点击run implement

5）之后点击generate bitstream

6）此时有的版本可能可能会运行成功，有的版本可能会报错，报错的原因是生成bit文件时有一个设置没有添加，具体操作如下（没报错可以直接进行下一步）：
1、首先建立一个tcl文件，代码如下（tcl文件直接把记事本txt文件后缀修改即可）

set_property SEVERITY {Warning} [get_drc_checks NSTD-1]

set_property SEVERITY {Warning} [get_drc_checks RTSTAT-1]

set_property SEVERITY {Warning} [get_drc_checks UCIO-1]

2、之后将文件放到工程目录下，点击seting

3、点击bitstream，之后点击三个点添加tcl文件

4、之后继续点击三个点，找到文件导入即可

5、之后再点击生成bit文件就能成功了

7）生成bit文件成功之后，先要进行硬件连接，下面是连接总图

 8）硬件连接完成时，打开开关，回到vivado界面，点击open target，auto connect

 

9）之后点击 program device

10）点击program

11）成功之后就可拨动开关观测实验结果了

（四）IP核封装

1）点击Tools-Create and Package New IP

2)点击next

3）最后封装结果如下图所示

至此，本设计便结束了

这是本人第一次写博客，水平也很有限，若有不当之处还请读者多多包含，提出您宝贵的意见。