你的TestBench与随机环境大杂烩一锅熟，怎么定位呢

首先，随机函数是SystemVerilog语言本身便支持的一个特性，而UVM验证方法学及其架构是针对验证平台开发提供的一种通用性方法学，在这一角度上说，二者并无关联。

其次，我发现很多公司的验证环境，倾向于将随机事件加入到TestBench中，比如随机产生100个包的数据，而后灌输到DUT上。这里DUT接口只有一组，所以100个包最终肯定也只能挨个放置到DUT上。那么从随机测试的角度来说，我们需要尽可能地将100个包的顺序随机化，这里便有了不同实现思路：

第一种，在TestBench中借用sequence，再结合automatic for循环和fork join_none，便能够并发执行产生100个包的进程，因为各包产生完成时间没有约束，所以发包顺序是随机的。

第二种，构建随机环境，按顺序发、倒序发、穿插着发，每条用例发送模式先固定，待DUT调试稳定后，再进入全随机发送调试阶段。

针对第一种实现思路，对于当前用例，它究竟是怎样的发包顺序，我们了解吗？当用例fail时该如何定位？且整个数据与TestBench耦合在一起，甚至存在于其内，重新编译时，是否还能重现该问题？这里便是可预测性的问题了，书里写的有。