PCIE2.0 DATA SCRAMBLING协议内容

最新推荐文章于 2024-07-08 11:08:50 发布
最新推荐文章于 2024-07-08 11:08:50 发布
阅读量867 收藏 2
点赞数 1
分类专栏： 数字芯片验证 文章标签： fpga开发
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/m0_69305580/article/details/124740846
版权

手里有一份PCIE2.0 Verilog代码，拟计划以加扰模块为待验证对象，开展验证特性分解、测试点开发、验证用例设计、UVM验证平台搭建等内容。

先发布PCIE2.0标准文档中关于加扰scramble的协议内容，后续先讲述验证特性相关知识，以及如何分解特性等知识，最后以scramble模块为例，进行验证特性分解。

 

 

 

 

 

 

 

 

 

 

 

 

 

直角转弯只漂移
关注
  • 1
    点赞
  • 踩
  • 2
    收藏
    觉得还不错? 一键收藏
  • 打赏
    打赏
  • 0
    评论
专栏目录
Aurora 8B/10B、PCIe 2.0、SRIO 2.0三种协议比较
weixin_34378922的博客
05-17 2119
在高性能雷达信号处理机研制中，高速串行总线正逐步取代并行总线。业界广泛使用的Xilinx公司Virtex-6系列FPGA支持多种高速串行通信协议，本文针对其中较为常用的Aurora 8B/10B和PCI Express 2.0，Serial RapidIO 2.0三种协议进行了测试及对比分析。首先搭建了基于Virtex-6 FPGA的高速串行协议测试平台；然后设计并分别实现了三种协议的高速数据通信...
PSI/SI协议
07-08
文件"CSI标准第四稿(三稿）mod, 2009-7-31 版.doc"可能包含了关于CSI（Conditional Scrambling Information）的详细规范，这是与有条件接收（如加密电视服务）相关的部分，用于控制和管理服务的加密和解密过程。...
MIPI CSI-2笔记（12） -- Low Level Protocol（数据加扰，扰码，Data Scrambling）
vivo01的专栏
09-02 3518
数据加扰（Data Scrambling）的目的是减轻EMI和RF自干扰做造成的影响，加扰是通过将链路的信息传输能量扩展到一个尽可能大的频带上，使用了一种数据随机化技术（data randomization technique）。本节介绍的扰码是可选项：如果CSI-2实现方案包含了对加扰的支持，那么加扰特性的实现上要按照本小节的描述来。使用数据加扰的好处是总所周知的，强烈推荐在系统中实现数据加扰能力来减少辐射干扰。如上图所示，数据加扰应用在每Lane上。
Memroy Data Scrambling
weixin_48576628的博客
05-21 388
DDR CA Scramble
【国产虚拟仪器】基于Zynq的雷达10Gbps高速PCIE数据采集卡方案(一）总体设计
YEYUANGEN的专栏
05-20 3159
采集卡设计包括硬件设计。首先对采集卡的性能和指标进行分析，接着提出硬件的总体设计，在硬。据丢失的现象发生，在某些情况下，需要一定量的数据才可以进行处理，这需要一种。的检测和初始化，数据的接收，并以文件形式存储至硬盘，用来进行下一步处理。块之间传送，各个高速协议之间很难工作在同步状态，如果数据采取直连的方式，可。由于高速接口不同，协议和传输速率也不同，如果采取直连的方式，可能会有数。由于各个协议不同，需要分模块设计，各个协议单独为一个模块。是独立的，并且读写位宽可以成倍数关系，使设计更为灵活。
PCIe总线的基础知识
浩瀚之水的专栏
04-19 9968
与PCI总线不同，PCIe总线使用端到端的连接方式，在一条PCIe链路的两端只能各连接一个设备，这两个设备互为数据发送端和数据接收端。PCIe总线除了总线链路外，还具有多个层次，发送端发送数据时将通过这些层次，而接收端接收数据时也使用这些层次。PCIe总线使用的层次结构与网络协议栈较为类似。 1 端到端的数据传递 PCIe链路使用“端到端的数据传送方式”，发送端和接收端中都含有TX(发送逻辑)和RX(接收逻辑)，其结构如图4‑1所示。 由上图所示，在PCIe总线的物理链路的一个数据通路(Lan
【精讲】PCIe基础篇——PCIe传输速率计算
咸鱼弟的博客
10-05 2万+
我们在接触PCIe设备时会接触到一个词，传输速率，比如8GT/s。 GT/s —— Giga transation per second （千兆传输/秒），即每一秒内传输的次数。重点在于描述物理层通信协议的速率属性，可以不和链路宽度等关联。Gbps —— Giga Bits Per Second （千兆位/秒）。GT/s 与Gbps 之间不存在成比例的换算关系。 PCIe 吞吐量计算方法：吞吐量 = 传输速率 * 编码方案 例如：PCI-e2.0 协议支持 5.0 GT/s，即每一条Lane 上支.
arnold.zip_ MATRIX SCRAMBLING _arnold
07-14
文件1是对固定区域进行arnold置乱；文件2是通过调整最左上角像素的坐标来选择置乱区域；文件3是进行多区域arnold置乱；文件4是利用求逆矩阵的方法进行Arnold反变换
论文研究-A Novel Image Scrambling Algorithm Based On Vigenere Cipher.pdf
08-15
一种基于维吉尼亚密码的图形置乱新算法，强赛莉，何立明，针对数字图像传输的安全问题，本文提出一种基于单一像素值改变的图像置乱新算法，该算法将密码学中
PCIE-Gen3-Technology
10-27
在数据传输方面，PCI Express 3.0 Technology 使用了新的scrambling机制，用于保护数据的正确性和完整性。这个机制使用了23位多项式和不同的混淆种子值来确保数据的安全性。 此外，PCI Express 3.0 Technology还...
pcie2.0规范
11-27
OBJECTIVE OF THE SPECIFICATION.................................................................................... 21 DOCUMENT ORGANIZATION ................................................................................................ 21 DOCUMENTATION CONVENTIONS...................................................................................... 22 TERMS AND ACRONYMS........................................................................................................ 23 REFERENCE DOCUMENTS...................................................................................................... 29 1. INTRODUCTION ................................................................................................................ 31 1.1. A THIRD GENERATION I/O INTERCONNECT ................................................................... 31 1.2. PCI EXPRESS LINK......................................................................................................... 33 1.3. PCI EXPRESS FABRIC TOPOLOGY .................................................................................. 35 1.3.1. Root Complex........................................................................................................ 35 1.3.2. Endpoints .............................................................................................................. 36 1.3.3. Switch.................................................................................................................... 39 1.3.4. Root Complex Event Collector.............................................................................. 40 1.3.5. PCI Express to PCI/PCI-X Bridge........................................................................ 40 1.4. PCI EXPRESS FABRIC TOPOLOGY CONFIGURATION....................................................... 40 1.5. PCI EXPRESS LAYERING OVERVIEW.............................................................................. 41 1.5.1. Transaction Layer................................................................................................. 42 1.5.2. Data Link Layer .................................................................................................... 42 1.5.3. Physical Layer ...................................................................................................... 43 1.5.4. Layer Functions and Services............................................................................... 43 2. TRANSACTION LAYER SPECIFICATION ..................................................................... 47 2.1. TRANSACTION LAYER OVERVIEW.................................................................................. 47 2.1.1. Address Spaces, Transaction Types, and Usage................................................... 48 2.1.2. Packet Format Overview ...................................................................................... 50 2.2. TRANSACTION LAYER PROTOCOL - PACKET DEFINITION............................................... 51 2.2.1. Common Packet Header Fields ............................................................................ 51 2.2.2. TLPs with Data Payloads - Rules ......................................................................... 54 2.2.3. TLP Digest Rules .................................................................................................. 56 2.2.4. Routing and Addressing Rules .............................................................................. 56 2.2.5. First/Last DW Byte Enables Rules........................................................................ 59 2.2.6. Transaction Descriptor......................................................................................... 61 2.2.7. Memory, I/O, and Configuration Request Rules................................................... 66 2.2.8. Message Request Rules......................................................................................... 69 2.2.9. Completion Rules.................................................................................................. 80 2.3. HANDLING OF RECEIVED TLPS...................................................................................... 82 2.3.1. Request Handling Rules........................................................................................ 85
nizhiluanbianhuan.rar_image scrambling_置乱_置乱 逆置乱
07-14
置乱变换的逆过程，主要利用的是置乱变换的周期性，在原置乱变换的基础上，结合周期性，实现图像恢复
PCIE2.0/PCIE3.0/PCIE4.0/PCIE5.0接口的带宽、速率计算
热门推荐
maopig的专栏
11-16 5万+
一、PCIE接口速率： 二、PCIE相关概念： 传输速率为每秒传输量GT/s，而不是每秒位数Gbps，因为传输量包括不提供额外吞吐量的开销位； 比如 PCIe 1.x和PCIe 2.x使用8b / 10b编码方案，导致占用了20% （= 2/10）的原始信道带宽。 GT/s —— Giga transation per second （千兆传输/秒），即每一秒内传输的次数。重点在于描述物理层通信协议的速率属性，可以不和链路宽度等关联。 Gbps —— Giga Bits Per Second
PCIe系列第一讲、PCIe接口的速度与管脚介绍
mabin2005的专栏
08-06 5542
学习了一段时间后，决定开始一点点更新PCIe这一系列，虽然学习了一段时间，有些地方可能总结的不好或者有纰漏，还请大家不吝指教，先行谢过！ 还需声明的是，接下来所有的设计硬件的照片，是一款xc7z030ffg676-2的ZYNQ开发板，功能很强大。 PCIe的传输速度与链路宽度 PCIe2.0规范于2007年1月5日推出，将PCIe1.0 2.5GT/s的传输速率提高了一倍，每个通道的吞吐率从250MB/s上升到500MB/s，因此2通道的PCIe可支持高达1GB的总吞吐量。 PCIe吞吐量计
PCIeTLP包格式 v2.0
qq_15455819的博客
07-15 3288
PCIe基本拓步结构 PCIe网络为树状拓步结构，一般只能有一个Root Complex(RC)，可以有多个Switch,和多个Endpoints. PCIe End point节点规则 ‰ A PCI Express Endpoint must be a Function with a Type 00h Configuration Space header.（节点需要有Type0 配置空间） ‰ If the PCI Express Endpoint is a Trusted Device: • I.
FPGA实现的PCIe2.0与PCIe1.0 NVMe IP性能测试
weixin_42166371的博客
10-23 1736
本文在之前FPGA纯逻辑实现的基于PCIe3.0高带宽NVMe SSD IP的基础上，将其适配于PCIe 2.0和PCIe 1.0的协议，测试结果表明IP速度可达1.4GB/s及820MB/s，分别达到了理论最大带宽的70%和83%。该测试表明我们所设计的NVMe IP具有较好的适用性。
【一】PCIe基础知识
他山之石 可以攻玉
07-08 2万+
Linux PCIe基础知识
DDR3 （四）
最新发布
weixin_45545092的博客
07-08 385
DDR3的FPGA开发
Chip Size Package 芯片尺寸封装 Content Scrambling System 内容不规则加密
06-05
内容不规则加密（Content Scrambling System，CSS）是一种数字版权保护技术，用于保护光盘、DVD等数字媒体内容不被非法复制和传播。CSS通过对数字媒体数据进行加密和解密，使得非法复制和传播数字媒体内容变得困难。...

“相关推荐”对你有帮助么？

  • 非常没帮助
  • 没帮助
  • 一般
  • 有帮助
  • 非常有帮助
提交
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包

打赏作者

直角转弯只漂移

你的鼓励将是我创作的最大动力

¥1 ¥2 ¥4 ¥6 ¥10 ¥20
扫码支付：¥1
获取中
扫码支付

您的余额不足，请更换扫码支付或充值

打赏作者

实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值