一位全加器
一.一位全加器的原理图设计
(一)设计半加器
创建项目,选择芯片
原理图输入
File->New->Diagram/Schematic File
选择元件and2与xor
添加输入输出的效果
保存文件并编译,通过Tool->Netlist Viewers->RTL Viewer,查看电路图
将设计的半加器设置为可调用的元件,在打开半加器原理图文件half_adder.bdf的情况下,选择菜中File中的Create/Update→CreateSymbolFilesforCurrentFile项,即可将当前文件banjiaqi变成一个元件符号存盘,以待在高层次设计中调用。
(二)设计全加器
新建文件
添加保存的半加器元件和or2元件
添加输入输出,完成以下效果
保存文件并编译,通过Tool->Netlist Viewers->RTL Viewer,查看电路图
进行功能仿真
功能仿真结果
时序仿真结果
(三)一位全加器的Verilog编程
创建Verilog文件
module Verilog1(
//输入信号,ain表示被加数,bin表示加数,cin表示低位向高位的进位
input ain,bin,cin,
//输出信号,cout表示向高位的进位,sum表示本位的相加和
output reg cout,sum
);
reg s1,s2,s3;
always @(ain or bin or cin) begin
sum=(ain^bin)^cin;//本位和输出表达式
s1=ain&cin;
s2=bin&cin;
s3=ain&bin;
cout=(s1|s2)|s3;//高位进位输出表达式
end
endmodule
保存,编译,查看电路图
进行仿真
功能仿真结果
时序仿真结果