第五章——输入输出
简答
1.主机与 I/O 设备间设置接口的理由：①实现 I/O 设备选择②实现数据缓冲，达到速度匹配③ 实现数据串—并格式转换④实现电平转换⑤传送控制命令⑥监视 I/O 设备工作状态，并可保 存状态信息，供 CPU 查询。 接口和端口的区别：接口由多个端口和控制逻辑电路组成。端口是接口电路中的一些寄存器， 这些寄存器分别用来存放数据信息、控制信息和状态信息，相应的端口分别称为数据端口、 控制端口、状态端口
2.①按数据传送方式：并行接口、串行接口（必须有移位寄存器用来串并转换）②按功能选择灵活性：可编程接口、不可编程接口 ③按通用性分类：通用接口、专用接口 ④按数据传送的控制方式：程序型（中断性）接口、DMA 型接口（向CPU申请DMA传送，处理总线控制权的转交，管理总线）
DMA接口有数据缓冲寄存器，主存地址计数器，字计数器，设备地址寄存器，中断机构，DMA控制逻辑
3.I/O 中断处理过程 ①中断请求：INTR ②中断判优：链式排队 ③中断响应：INTA，得到中断号 ④中断服务：根据中断号查中断向量表，得到中断入口地址，跳转到中断服务程序 ⑤中断返回：从中断服务程序中返回到源程序继续执行
中断好处：实时，并行，故障处理
4.中断服务程序的流程 （1）保护现场：①保存程序的断点（由中断隐指令完成）②保存通用寄存器和状态寄存器 的内容（由中断服务程序完成）具体过程是在中服务程序的起始部分安排若干条存数指令， 将寄存器的内容存至存储器中保存，或用进栈指令（PUSH）将寄存器的内容推入堆栈保存。 （2）中断服务（设备服务） （3）恢复现场：用取数指令或出栈指令（POP），将保存在存储器（或堆栈）中的信息返回 到原来的寄存器中。 （4）中断返回：中断返回指令 单重中断：不允许中断现行的中断服务程序 多重中断（中断嵌套）：允许更高级别的中断源中断现行的中断服务程序 多重中断和单重中断开中断的时机不同，单重在中断返回前，多重在保护现场后。
接受中断后CPU将PC内容送至存储器（断点），结束后恢复PC和开中断。
5.DMA方式：停止CPU访存，
交替访存（划分两个周期，优点：不需总线控制权的申请建立和归还，总线控制权的转移很快，高效 缺点：控制复杂 应用：CPU 工作周期比存储周期长的情况），
周期挪用（分三种），DMA的后处理还是需要CPU。优点：既实现了 I/O，较好发挥了 CPU 内存的效率 缺点：单字传送，每次申请建立归还总线使用权，因而速度慢 应用：慢速设备。 DMA 特点：CPU 对总线控制临时被禁止 DMAC 接管总线控制权 CPU 前后处理，在 DMA 数据交换的过程中 CPU 可继续运行程序(并行) 与 I/O 设备在更大程度上并行工作，效率更高 适合高速、批量数据传送，eg.视频显示刷新，磁盘存储系统读写，存储器到存储器传输 DMA 响应时机。
DMA特点：I/O与CPU并行，有直接数据通路，不中断不保护现场。
6.I/O 编址方式有两种： I/O 与内存统一编址和 I/O 独立编址； 特点： I/O 与内存统一编址方式的 I/O 地址采用与主存单元地址完全一样的格式，I/O 设 备和主存占用同一个地址空间，CPU 可像访问主存一样访问 I/O 设备，不需安排专门的 I/O 指令（靠不同地址码区分）。 I/O 独立编址方式时机器为 I/O 设备专门安排一套完全不同于主存地址格式的地址编码，此时 I/O 地址与主存地址是两个独立的空间，CPU 需要通过专门的 I/O 指令来访问 I/O 地址 空间
7.向量中断：中断服务程序入口地址的地址==中断向量地址。中断向量：入口地址
8.通道对CPU请求形式：中断。 CPU对通道请求形式：I/o指令
补：单重（关中断，即中断允许触发器置0）和多重中断，中断响应时机为指令执行周期后
论述
1、I/O总线分为3类：数据线、控制线、地址线。数据缓冲寄存器和命令/状态寄存器的内容都是通过数据线传送的；地址线用于传送与CPU交换数据的端口地址；控制线用于给I/O端口发送读/写信号，即只用来进行读/写控制；
2、统一编址中，存储单元和I/O设备通过不同的地址码（非地址线）来区分的；独立编址中使用专门的输入/输出指令；
3、磁盘驱动器向盘片磁道记录数据时采用串行方式写入；
4、I/O接口中状态端口和控制端口可以合成同一个寄存器；
5、I/O指令实现的数据传送是发生在CPU通用寄存器和I/O端口之间的（I/O端口是I/O接口中用于缓冲信息的寄存器，在执行一条指令时，CPU通过地址总线选择所请求的I/O端口，使用数据总线在CPU寄存器和I/O端口之间传输数据）；
6、单级中断系统的中断处理过程：关中断、保护断点（保存原PC值）、识别中断源（引出中断服务程序的入口地址-中断向量）、保护现场（将通用、状态寄存器等内容压入栈中）、中断事件处理、恢复现场、开中断、中断返回；其中1-3步由硬件完成，4-8步由中断服务程序（OS）完成；
7、判断中断优先级的总线仲裁方式中，计数器定时方式下，n个I/O接口需要「log n」根设备地址线；
8、中断向量的方法是由硬件产生相应向量地址，按照向量地址查询中断向量表，因此识别中断源的速度比软件查询更快；
9、只有具有DMA接口的设备才能产生DMA请求；
10、中断服务程序的最后指令是中断返回指令，不需要无条件跳转指令；
11、指令优先级由高到低：访管 - 程序性 - 重新启动；
12、主存故障属于内中断（与当前指令有关），是由机器校验中断引起的；
13、在配有通道的计算机系统中，用户程序需要输入/输出时，引起的中断是访管中断；
14、将中断触发器置为0是由硬件自动完成，即中断隐指令完成的（程序计数器内容的保护和更新也是由此硬件自动完成），而不是关中断指令；通用寄存器的保护由中断服务程序完成；
15、中断屏蔽标志的一个作用是实现中断升级，即改变中断处理的次序（注意与中断响应次序的区别，中断响应次序由硬件排队电路决定），因此可改变中断服务程序执行完的次序（总结：中断优先级由中断屏蔽字决定，中断响应次序由硬件排队电路决定）； 多重中断（中断嵌套）是用于响应优先级更高的中断请求；
16、在轮询方式中，CPU和外设串行工作，传送和主程序串行工作；中断方式中，CPU和外设并行工作，传送和主程序串行工作；在DMA方式中，CPU和外设并行工作，传送和主程序并行工作；
17、在DMA方式中，外部设备向DMA控制器发出DMA请求，然后由DMA控制器向CPU发出总线请求信号；传送期间DMA掌控总线控制权；
18、响应DMA请求是在每个机器周期之后（注意与总线周期区分，见下条）；
19、由于存储器和I/O是挂接在总线上的,故CPU对存储器和I/O的访问是通过总线进行的。通常把CPU通过总线对微处理器外部(存储器或I/O端口)进行一次访问所需要的时间称为一个总线周期；
20、总线周期与存储周期的区别：总线周期是对于总线来说的，是总线的性能，指总线的传输周期，包括申请、寻址、传输、结束4阶段；存储周期（存取周期）是对主存连续两次独立的读/写操作所需要的最小时间间隔；存储周期 = 存取时间 + 恢复时间，一般存储周期 > 总线周期；
21、DMA请求优先级要比非屏蔽中断和屏蔽中断的优先级都高；
22、内中断是不可被屏蔽的中断，即使不开中断，仍需响应内中断（缺页、除0等）；
23、中断方式中，某设备接口的数据缓冲寄存器为32位，即一次中断可以传输4Ｂ的数据，若设备数据传输率为50kB/s（它和CPU传输的数据量是50kB），则共需要12.5k次中断，然后后序再计算该设备输入/输出占整个CPU时间的百分比；
第六章—数据表示
1..规格化：原码符号后的第一位为1，补码符号和符号后的一位不同。只有右规才有舍入，左规可能下溢（阶码全0）右规可能上溢（阶码全1）
基数=2，尾数最高位为 1 的数为规格化数 基数=4，尾数最高两位不全为 0 的数为规格化数。规格化时，尾数左移两位，阶码-1；尾 数右移两位，阶码+1. 基数=8，尾数最高三位不全为 0 的数为规格化数。规格化时，尾数左移 3 位，阶码-1； 尾数右移 3 位，阶码+1. 一般基数 r 越大，可以表示的浮点数范围越大，而且所表示的数的个数越多。但 r 越大， 浮点数的精度反而下降。如 r=16，因其规格化的尾数最高三位可能出现零，故与其尾数尾 数相同的 r=2 的浮点数相比，后者可能比前者多 3 位精度
2..ieee745：E转十：E-127为正，小数点右移，为负小数点左移。 十转E：小数点左移几位则127+几。
3.移位操作：逻辑移位左右都填0，算数一位看符号。
4.溢出判断：
定点补码加减：双符号位，同符号数运算完变号。 浮点补码：阶码全0（下溢）或者尾数全1（下溢出）
定点原码除法：第一次上商1 定点补码除法：第一次上商与两符号异或不同则溢出
5.两个BCD码加减如果大于1011（9）需要加上0110（6）
6.乘除法运算
原码一位乘：乘数y<0，在最后要加上一个-x补。y>0不用加。
booth：格式： 部分积（初始00.0000） 乘数（y补） 附加位（初始0） 10部分积加-x补
原码除法（符号单独算，第一步-y补）：恢复余数（每当余数为负，需要加上一个y补，再移位） 加减交替：余数为负上商0，左移位，加上y补。余数为正上商1，左移，加上-y补。
补码除法：加减交替（初始若x补和y补同号-y补，异号+y补。。末位商横置1）：过程中若余数和y补异号上商0，左移，加上y补，余数和y补同号上商1，左移加上-y补
论述
1、用1位奇偶校验能检测出1位错误的百分比是100%（与检测能力为50%区分开，因为只能检测出奇数个数据位出错）；
2、计算CRC冗余码时，若多项式为1101，相除之前记得先将原数据低位补3个0，再进行模2除法；
3、使用双符号位加减运算时，若结果为01表示两个正数（或正 - 负）相加溢出；若结果为10表示两个负数（或负 - 正）相加溢出；
4、原码乘法，符号位不参与运算，单独“异或”处理；
5、使用补码一位乘法时，n位数值位最多需要n+1次加法运算，乘积为2n+1位；
6、使用原码不恢复余数法，仅当最后一步不够减时，才恢复一次余数；
7、浮点运算中，下溢是指运算结果的绝对值小于机器能表示的最小绝对值；
8、浮点数运算中只有右规和对阶时才有可能舍入（舍入不一定产生误差）；
9、阶码上溢有两种情况：右规和尾数舍入；
10、计算机浮点数不满足结合律的例子：x = -1.510^38，y = 1.510^38，z = 1，则x+(y+z) = 0，而(x+y)+z = 1；
第七章 指令
1、指令系统是计算机硬件的语言系统，与机器语言有关；
2、堆栈计算机中，两个参加运算的操作数来自堆栈的栈顶和次栈顶单元；
3、为了便于取指，指令的长度通常为存储字长的整数倍；
4、按字寻址时，程序计数器的位数取决于存储器的字数（指令在内存中的地址范围，即PC位数与MAR位数一致）；指令寄存器的位数取决于指令字长；通用寄存器位数取决于机器字长；
5、机器周期通常以“从存储器中读取一个指令字的最短时间”为准；
简答
1.固定长度操作码（指令字长=存储字长（存储单元位数）=机器字长（寄存器位数））和可变长度操作码（按字节倍数变化）。设计复杂度，开销，空间利用率不同
三地址操作码每减少一种可多构成2的n次方种二地址指令（n为操作码位数）
2.寻址方式：指令寻址（顺序和跳跃） 数据寻址：立即，直接，间接，隐含，寄存直，寄存间，基址寻址，变址寻址（用户），相对，堆栈寻址。
相联存储器按内容寻址。
3.RISC：①选用使用频度高的一些简单指令，复杂指令用简单指令组合。 ②指令长度固定、指令格式种类少、寻址方式少。 ③只有取数/存数(LOAD/STORE)指令访存。 ④CPU 中有多个通用寄存器。 ⑤采用流水技术,一个时钟周期完成一条指令。 ⑥采用组合逻辑实现控制器。 ⑦采用优化的编译程序。
CISC ： ①指令系统庞大复杂，各种指令使用频度差别大 ②指令长度不固定、指令格式种类多，寻址方式多 ③访存指令不受限制 ④CPU 中设有专用寄存器 ⑤大多数指令需要多个时钟周期执行完毕 ⑥采用微程序控制器 ⑦难以用优化编译生成高效的目的代码
RISC区别：①RISC 更能充分利用 VLSI 芯片的面积 ②RISC 更能提高计算机运算速度 ，便于流水线操作 ③RISC 便于设计、成本低、可靠性高 ④RISC 有利于编译程序代码优化 ⑤RISC 不易实现指令系统兼容
4.大题：指令格式设计，扩大寻址范围可以用双字长指令，间接寻址（整个指令字全当地址）无论几次间接范围都一样。
跳跃寻址：pc先加减。 堆栈寻址：sp指针是指的地址入栈和出栈操作对称。
第八章 CPU
简答
1.控制器的功能：①取指令②分析指令③执行指令④控制程序的输入和运算结果的输出⑤总线 管理⑥处理中断
CPU 具有指令控制、操作控制、时间控制、数据加工、处理中断的功能 CPU=寄存器(PC、IR)+CU+ALU+中断系统
CPU中：通用寄存器，地址寄存器，数据寄存器，条件码状态寄存器（对用户部分透明），PC（取决于存储器容量）用户可见 IR，MDR，MAR不可见
隐指令就试指令系统中没有的指令
2.如何提高处理机速度：①提高硬件性能②改进系统结构、开发系统的并行性
3.指令流水的概念：指令流水就是改变各条指令按顺序串行执行的规则，是及其在执行上一条 指令的同时，去取下一条指令，即上一条指令的执行周期和下一条指令的取址周期同时进行。
具有n个并行部件的cpu和n段流水具有同等水平吞吐能力。
4.影响指令流水的因素：
（1）结构相关（资源相关）：不同指令争用同一功能部件产生资源冲突 解决方法：①暂停（一个时钟周期）取后一条指令②设置两个独立存储器分别存放操 作数和指令③指令预取技术
（2）数据相关：指令在流水线中重叠执行时，后继指令需要用到前面指令执行的结果 写后读相关 RAW（还没写呢就读了）、读后写相关 WAR、写后写相关 WAW 解决方法：①后推法②定向技术（旁路技术、专用通路技术）
（3）控制相关：由转移指令引起 解决方法：①尽早判别转移是否发生，尽早生成转移目标地址②预取转移成功或不成 功两个控制流方向上的目标指令③加快和提前形成条件码④提高转移方向猜准率
5.流水线中的多发技术：①超标量技术（并发多条指令）②超流水技术（采用流水线寄存器， 将流水现在分段）③超长指令技术（VLIW，编译时挖掘指令潜在并行性，组合多条指 令于一条执行）
6.数据通路：操作元件和存储元件通过总线方式或分散方式连接而成的进行数据访存处理传输的路径
7.流水线性能：吞吐率=指令条数/mt+（n-1）t *（m为m段流水，n条指令）
加速比=mnt/mt+（n-1）t 效率=mnt/m（m+n-1）t *（分母为总的时空区）
画时空图纵坐标流水段号，横坐标时间。
8.中断屏蔽技术：屏蔽字
9.取指：pc->MAR->M->MDR->IR,pc->pc+1
间址：IR->MAR->M->MDR
执行：x->MAR->M->MDR->ALU->ACC
中断：sp-1->sp->MAR,pc->MDR->M->MAR,向量地址->pc，允许中断触发器置0（开中断）
写入：IR->MAR->1-w,ACC->MDR->M(MAR),读出：IR->M（MAR）->MDR->ACC
论述
1、n位CPU是指数据总线数为n；
2、间址周期的操作是不同的，因为间址周期分有一次、二次、三次间址；另有寄存器间址和存储器间址之分；
3、所有指令的取指操作都是相同的，（错）例如双字长指令需要取指2次；而指令长度相同的情况下，可以说取指操作都是相同的；
4、指令字长一般取存储字长的整数倍（或字节的整数倍），若等于存储字长的2倍，则需要访存两次，取指周期等于机器周期（也称CPU周期）的2倍；指令字长取决于操作码长度、操作数个数长度等，与机器字长没有必然联系；
5、并不是每个指令周期都包含中断周期，而是会先判断是否有中断请求，有则进入中断周期，无则没有；
6、在微程序控制当中，各个微程序的入口地址由机器指令的操作码字段指出；一条微指令存放在控制器的一个控制存储器单元中；
7、组合逻辑控制器中，速度快，但逻辑线路较复杂，检查调试较困难；
8、硬布线控制器的时序系统更复杂，它需要结合各微操作的节拍设计出逻辑电路；而微程序控制器只需根据节拍按顺序执行微指令即可；
9、微程序控制器中，控制部件向执行部件发出的控制信号叫微命令，微命令执行的操作叫微操作；
10、水平型微指令中一条微指令包含多个可并行的微命令，因此微指令较长，执行速度快，微程序短；
11、若将计算机划分成两大部分：控制部件和执行部件，运算器、存储器、外围设备相对于控制器来说就是执行部件；
12、流水线按序流动，在RAW、WAR、WAW中，只可能出现RAW（read after write）的数据相关的错误；
第九章——控制单元
1.指令周期，机器周期（程序执行的基准时间，一般取存取周期，又叫CPU周期），时钟周期
2.不能说 CPU 的主频越快，计算机的运行速度就越快。因为机器的速度不仅与主频有关， 还与机器周期中所含的时钟周期数以及指令周期中所含的机器周期数有关。同样主频的机器，由于机器周期所含时钟周期数不同，机器的速度也不同。机器周期中所含时钟周期数少 的机器，速度更快。 此外，机器的速度还和其他很多因素有关，如主存的速度、机器是否配有 Cache、总线的 数据传输率、硬盘的速度以及机器是否采用流水技术等
3.CU控制方式：同步（时序信号控制，分为定长机器周期，不定长机器周期和中央和局部控制相结合，其中不定长机器周期方式中的节拍数可以不等），异步（应答），联合，人工
4.取指令操作是控制器固有的功能，无需在操作码控制下完成。
在中断周期中开中断操作是由硬件完成的，
控制单元的输入信号可来自时钟，指令寄存器，各种状态标记，控制总线。
第十章——微程序
1.编码方式：①直接编码方式（每一位代表一个微命令，效率最低）②字段直接编码方式（将一组互斥的微命令放在一个字段内）③字段间直接编码方式（某些微命令需由另一个字段的微命令来解释）④混合编码方式
微指令格式：水平型（一次定义并执行多个并行操作）和垂直型（类似于机器指令的操作码方式）
2.微指令格式：例：存储容量128x32位，（操作控制 判断 下地址）则下地址字段为7位，操作控制字段由32-另外两个
采用直接编码方式操作控制字段位数等于控制信号数，采用字段直接编码方式需要留一个码字不激活控制线（每一个都加1）唐P408
微程序控制器图（卷子上有）
3.设计微指令的控制字段是由于数据通路可分为相容性和相斥性
控制器设计分为：组合逻辑设计（硬连线逻辑，门电路）和微程序设计（存储逻辑，ROM）
设计微程序控制器时追求：，减少控存容量，提高微程序执行速度，便于微指令修改，缩短微指令字长
判断 下地址）则下地址字段为7位，操作控制字段由32-另外两个
采用直接编码方式操作控制字段位数等于控制信号数，采用字段直接编码方式需要留一个码字不激活控制线（每一个都加1）唐P408
微程序控制器图
3.设计微指令的控制字段是由于数据通路可分为相容性和相斥性
控制器设计分为：组合逻辑设计（硬连线逻辑，门电路）和微程序设计（存储逻辑，ROM）
设计微程序控制器时追求：，减少控存容量，提高微程序执行速度，便于微指令修改，缩短微指令字长
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