1.7FPGA状态机（1）

最新推荐文章于 2024-10-10 20:36:25 发布

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文章标签： fpga开发

本文链接：https://blog.csdn.net/m0_74408701/article/details/141189446

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Mealy 状态机：输出不仅取决于当前状态，还取决于输入状态。

Moore 状态机：组合逻辑的输出只取决于当前状态，而与输入状态无关。

举例可乐机

波形

rtl代码

module simple_fsm
(
    input wire sys_clk,
    input wire sys_rst_n,
    input wire  pi_money,
    output reg po_cola
);
//独热码 三个状态三个位宽 
parameter idle=3'b001;
parameter one=3'b010;
parameter two=3'b100;

reg [2:0] state;

always@(posedge sys_clk or negedge sys_rst_n)
    if(sys_rst_n==1'b0)
        state <= idle;
    else case(state)
        idle:   if(pi_money==1'b1)
                    state <= one;
                else
                    state <= idle;
        one:    if(pi_money==1'b1)
                    state <= two;
                else
                    state <= one;           
        two:    if(pi_money==1'b1)
                    state <= idle;
                else
                    state <= two;
        default:state <= idle;
        endcase
            
always@(posedge sys_clk or negedge sys_rst_n)
    if(sys_rst_n==1'b0)
        po_cola <= 1'b0;
    else if(state==two && pi_money==1'b1)
        po_cola <= 1'b1;
    else
        po_cola <= 1'b0;
        
endmodule