PCIe Electrical PHY(1)-高速串行信号特性

SerDes从名字上来听，主要功能就是是实现串行解串电路。
但实际上这是SerDes中最容易实现的功能。更重要的是信号串行起来之后遇到的信号衰减、码间串扰、时钟同步等其他问题。

1.1 ISI

首先要理解的是高速串行信号经过信道之后不再是理想的0/1高低电平
下图为不同信道的频域特性，从信号系统的角度看，可以看到传输介质是一个低通系统，并且在通带内信号的幅度响应也不平缓，不同的频率幅度响应不同会导致输入信号的高频分量被受到严重的衰减。下面称这种信道为带限信道。

假如输入是一个方波脉冲（脉宽为1UI），其上升沿、下降沿中最陡的部分波形是由其频谱最高频的部分构成的。但是经过带限信道之后，高频分量被滤掉，输出波形的上升沿、下降沿变缓，并且形成长长的拖尾，如下图所示。

而这个拖尾超出1UI的部分就会形成码间串扰。
根据信号叠加理论，我们可以把一串0/1数据经过带限信道，看成多个脉冲卷积信道传递函数之后再叠加。