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maxwell2ic的博客

博客内容包括但不限于集成电路/区块链/人工智能

  • 博客(73)
  • 资源 (1)

原创 PCIe Electrical PHY(5)-PCIe的时钟结构

1.1 常用的时钟结构Three basic I/O architectures• Common Clock (Synchronous)• Forward Clock (Source Synchronous)• Embedded Clock (Clock Recovery)1.2 PCIE时钟结构1.2.1 CC mode(common Refclk Rx Architectu...

2020-04-05 21:23:20 1504

原创 PCIe Electrical PHY(4)-PCIE SPEC第8章指标讲解

1.1 PCIE TX SPECTX主要关心两类参数,一类是Voltage Parameters,一类是Jitter Parameters。其中Voltage相关参数主要关心不同preset下差分电压幅度的准确性。以及共模电压的稳定性。PCIE spec中对Jitter相关的参数测量定义如下:分为两大类:DDJ(Data dependent Jitter)和UJ(Uncorrelated ...

2020-04-05 21:17:23 423

原创 PCIe Electrical PHY(3)-SerDes电路基本结构
原力计划

1.1 SERDES电路结构目前主流的基于analog-DFE的SerDes结构如下。主要包括4个模块:TX/RX/PLL/CDR。其中TX/RX完成信号的传输、均衡和接收,PLL产生发射端的时钟,CDR产生接收端的时钟。均衡电路结构基本上主流厂家均选择在发射端采用FFE,接收端首先通过CTLE进行一定程度的信道补偿,最后将均衡的的主要任务放在DFE上。随着PAM4调制信号的应用,anal...

2020-04-05 21:06:12 879

原创 PCIe Electrical PHY(2)-SerDes中的均衡技术
原力计划

均衡的主要作用就是减小Jitter中ISI部分的影响。前面已经讲了ISI产生的原因主要是因为信道带宽不足,使脉冲信号经过信道之后产生长长的拖尾。1.1 CTLE均衡电路分为连续时间均衡器和离散时间均衡器。从频域角度做均衡的电路通常是具有高通特性的模拟电路,所以被称为连续时间线性均衡器(CTLE)。其结构通常如下图所示,其优点是线性度高,并且能对信号提供一定的增益。业界主流的做法通常会把均衡的...

2020-04-05 20:56:07 830

原创 PCIe Electrical PHY(1)-高速串行信号特性
原力计划

SerDes从名字上来听,主要功能就是是实现串行解串电路。但实际上这是SerDes中最容易实现的功能。更重要的是信号串行起来之后遇到的信号衰减、码间串扰、时钟同步等其他问题。1.1 ISI首先要理解的是高速串行信号经过信道之后不再是理想的0/1高低电平下图为不同信道的频域特性,从信号系统的角度看,可以看到传输介质是一个低通系统,并且在通带内信号的幅度响应也不平缓,不同的频率幅度响应不同会导...

2020-04-05 20:36:33 524

原创 PCIe PCS sublayer

Byte striping: 把每个byte依次分发到不同的lane,避免不同lane传输数据长度不同scrambler:PRBS加扰,消除重复的pattern,因为重复的pattern在频谱上能量集中,会产生很大的EMI噪声;TLP/DLLP中的D character被scramble,而OS则不被scramble![](https://img-blog.csdnimg.cn/201906...

2019-06-15 12:06:31 851

原创 PCIe SRIOV虚拟化技术

SR-IOV体系结构,采用SRIOV技术可以消除VI对数据搬运工作虚拟化时对传输性能的影响,并且能集成ATS/ATPT等技术PF,支持SRIOV能力的PCIe Function,是全集;VF,是子集,可以被不同的SI share不同的Function有独立的configuration space和BAR每个VF都share一部分PF的configuration space支持SRI...

2019-06-15 12:04:11 2534 3

原创 PCIe Transaction layer: TLP,路由,流量控制

TLP分为Mem/IO/Cfg/Message四种,通用的的格式为Header种包含当前TLP总线事务类型、data payload大小、路由、描述符等信息a) Fmt和Type决定了当前TLP的总线事务类型Mem RW还是CplD,TLP header是3DW还是4DW,是否有data payloadb) TC与QoS相关,Attr与TLP的序相关,其他字段为一些标志位c) Len...

2019-06-03 21:25:12 850

原创 PCIe PHY layer:Link training过程的LTSSM状态机跳转

TS(Training Sequences)用于初始化bit align,symbol align,exchange PHY parameter。TS1主要检测PCIe链路配置信息,TS2确认TS1的检测结果EIOS(Electrical Idle Ordered Set Sequence),Tx进入Electrical Idle之前,必须发送EIOS,Electrical Idle状态下Tx...

2019-06-03 21:19:52 3994 1

原创 UVM基本名次解释,帮助设计人员降低与设计人员的沟通成本

uvm_object是UVM中最基本的类,uvm_component也派生自uvm_object。验证平台中常用派生自uvm_object的类有:a) uvm_sequence_item,trasaction就是从uvm_sequence_item派生的封装了一定信息的类;b) uvm_sequence,就是sequence_item的组合,sequence会直接与sequencer打交道...

2019-06-03 21:15:55 2164

转载 clock gating门控时钟

在数字IC设计中,我们几乎都要用到门控时钟clock gating技术。使用门控时钟这种技术,我们可以改善电路的三个主要性能指标:速度,面积和功耗,特别是芯片的功耗。市场上主流的综合和静态时序分析工具(Design Compiler& PrimeTime)降低了ASIC设计人员使用门控时钟的门槛。    ASIC设计人员主要使用正边沿...

2019-05-18 19:02:24 4361 1

原创 apb3 slave verilog

verilog实现一个简单的apb3 slave接口

2019-05-03 13:23:38 1895

原创 AXI协议burst不能跨4k边界

AXI协议中burst不能跨4k边界4k边界是低12bit为0的地址,如32‘h00001000,32’h00002000,这些特殊的地址为4k边界。同理1k边界为低10bit为0的地址,如32‘h00000400,32’h00000800;32bit边界(4byte边界)为0x00,0x04,0x08,0x0c等4k边界对齐的最大原因是系统中定义一个page大小为4kBytes,为了更好...

2019-05-03 13:13:17 3121

原创 PCIE体系结构基础

了解PCIE的体系结构首先要了解PCI总线的结构,PCI总线中的HOST主桥用于连接隔离转换存储器域地址和PCI总线域地址;PCI总线中的主从设备统称为Agent设备;PCI桥作为一种特殊的PCI设备,每个HOST主桥管理一个PCI总线树,每个PCI桥扩展一个PCI总线,与HOST主桥直接相连的为总线0.PCIE体系结构中虽然没有物理存在的PCI桥,但是其概念对于理解PCIE的结构具有重要意义...

2019-05-02 11:58:07 825

原创 AXI协议基础介绍

AXI协议接口具有高可拓展性,高速度,高带宽,读写独立管道化互联,单向通道,只需要首地址,读写并行,支持乱序,支持outstanding,支持非对齐传输,有效支持出事延迟较高的外设,但是连线接口复杂。AXI接口结构分为5个独立通道,读地址和写地址通道用于传输地址和burst的特性信息;读数据和写数据通道用于主从设备之间传输数据,有效位掩码等信息,数据总线位宽可以为8、16、32、64、128、...

2019-05-02 11:46:40 506

原创 CentOS7 安装synopsys软件搭建数字前端设计环境

安装参考一参考二download synopsys_installer, scl, scl_keygen, vcs-2016, verdi-2016, syn-2016install synopsys_installerchmod a+x SynopsysInstaller_v3.3.run./SynopsysInstaller_v3.3.run -d {your_instal...

2018-12-24 09:45:50 3295

转载 Cadence家EDA软件介绍

2018-10-23 16:13:39 3397

原创 CentOS7自定义添加应用icon

linux下安装了eclipse或者anaconda之后,因为软件自身并未生成桌面icon,如果需要自定义添加,可以在~/.local/sgare/application目录下面添加相应的*.desktop文件。eclipse 1 [Desktop Entry] 2 Encoding=UTF-8 3 Version=1.0 4 Type=Application ...

2018-10-18 14:03:28 666

原创 CentOS 7 下安装最新版Emacs,并自定义配置

下载sudo yum install gcc make ncurses-devel giflib-devel libjpeg-devel libtiff-develwget wget http://ftp.gnu.org/gnu/emacs/emacs-26.1.tar.gztar -xzvf emacs* && cd emacs*./configure --without...

2018-10-11 13:31:42 3589 2

原创 CentOS 7安装最新版本git

step 1 依赖包安装sudo yum groupinstall "Development Tools"sudo yum install gettext-devel openssl-devel perl-CPAN perl-devel zlib-devel第一句安装Development Tools时候会报错,参看这篇需要更改为yum --setopt=group_package_t...

2018-09-29 10:27:16 312 1

转载 I/O接口标准

I/O接口标准1.单端信号接口标准LVTTL和LVCMOS(JESD8-5,JESD8-B) SSTL(JESD8-8,JESD8-9B,JESD8-15) HSTL(JESD8-6) LVTTL和LVCMOS结构通常是简单的push-pull。最简单的例子就是CMOS反向器,需要满足的唯一参数是VIL/VIH,VOL/VOH以及驱动电流,接口标准相对易于实现。其输入和输出参数见...

2018-08-08 11:18:25 3635

原创 单口RAM,双口RAM,FIFO的区别

单口与双口的区别在于,单口只有一组数据线与地址线,因此读写不能同时进行。而双口有两组数据线与地址线,读写可同时进行。FIFO读写可同时进行,可以看作是双口。    双口RAM分伪双口RAM(Xilinx称为Simple two-dual RAM)与双口RAM(Xilinx称为tru...

2018-08-01 17:25:17 621

转载 常见IC设计/FPGA面试问题之:setup/hold/recovery/removal check时序分析

原文:http://blog.csdn.net/verylogic/article/details/14261989?reload任何学FPGA的人都跑不掉的一个问题就是进行静态时序分析。静态时序分析的公式,老实说很晦涩,而且总能看到不同的版本,内容又不那么一致,为了彻底解...

2018-07-19 18:11:15 4112

转载 Xilinx FPGA CLB资源总结:slice、分布式RAM和Block ram

 来源:http://www.eefocus.com/b3574027/blog/15-05/312609_2e5ad.html以下分析基于xilinx 7系列CLB是xilinx基本逻辑单元,每个CLB包含两个slices,每个slices由4个(A,B,C,D)6输...

2018-07-19 15:39:03 1294

转载 FPGA内部资源总结

原文链接 https://blog.csdn.net/times_poem/article/details/51351997       目前主流的FPGA仍是基于查找表技术的,已经远远超出了先前版本的基本性能,并且整合了常用功能(如RAM、时钟管理 和DSP)的硬核...

2018-07-19 15:27:48 21375

原创 常见IC设计/FPGA面试问题之:FIFO深度计算

原文可以看FIFO Depth Calculation 这篇文章。FIFO深度计算的关键在于: 在规定时间内传输的数据等于接收的数据,写快读慢的情况下,突发burst写入的数据减去该burst时间内读出的数据,多余的数据需要能缓冲下来,让接收端在剩下空闲的时间能从容地把多余的数据读出来。下面看几道例题。case1:fA > fB with no idle cycles i...

2018-07-19 11:35:00 4494 3

原创 Verilog基础知识(异步FIFO)

本文主要内容来自Clifford E. Cummings的 Simulation and Synthesis Techniques for Asynchronous FIFO Design 这篇文章的总结和个人理解。一、FIFO简介  FIFO是英文First In First Out 的缩写,是一种先进先出的数据缓存器,它与普通存储器的区别是没有外部读写地址线,这样使用起来非常简...

2018-07-18 22:09:26 1850 2

转载 Verilog基础知识(定点小数运算)

需求说明:FPGA视频处理算法基本知识      第一部分:FPGA内部计算小数      第二部分:FPGA小数乘法      第三部分

2018-07-17 10:17:00 2898

转载 常见数字IC设计,FPGA面试问题总结

原文:http://blog.sina.com.cn/s/blog_4dea7cad01017aiz.html1:什么是同步逻辑和异步逻辑?同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。同步时序逻辑电路的特点:各触发器的时钟端全部连接在一起,并接在系统时...

2018-07-16 21:53:01 7960

原创 FPGA与CPLD的区别

FPGAFPGA(Field-Programmable Gate Array),即现场可编程门阵列,它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。内部基本结构为门阵列构成静态存储器(SRAM)。该SRAM可构成函数发生器,即查找表(LUT),通过查找表可实现逻辑函数功能)。FPGA逻辑单元 FPGA的基本结构 CPLDCPLD(Complex Prog...

2018-07-16 16:34:29 14743 1

原创 Verilog基础知识(亚稳态和跨时钟域的同步电路)

亚稳态锁存器出现亚稳态 (1)在其中一个输入端输入的脉冲太短。 (2)两个端口输入同时有效,或两输入有效相差足够短。 (3)在使能输入的边缘处,输入信号不稳定。触发器出现亚稳态 (1)建立/保持时间内输入信号不稳定。 (2)时钟脉冲太窄。 (3)异步信号对时钟有效沿是随机的,易产生亚稳态。异步信号包括:不被时钟控制的信号;或被不同时钟域的时钟同步的信号。亚稳态的处理方法 ...

2018-07-16 11:36:49 10583

原创 Verilog基础知识(状态机与序列检测)

状态机状态机分moore机和mealy机,其中:moore机的输出只与状态有关mealy机的输出与当前状态和输入都有关体现在状态转移图上就是,moore机的输出在状态圆圈内,mealy机的输出在转移曲线上体现在verilog代码中就是,moore机的最后输出逻辑只判断state,mealy机的输出逻辑中判断state && input下面以检测10010序列为...

2018-07-12 17:29:51 7801

原创 Verilog基础知识(简单的时序逻辑)

寄存器同步时序电路设计风格下建议所有的输出都是reg型,也就是最后的输出要有一个寄存器(边沿触发)。 常用的寄存器有不带置位和重置的简单DFF,异步置位同步释放的DFF,异步置位重置同步释放的DFF。module FlipFlops( input D, clk, rst, pst, output reg Qsimple, Qasyncrst, Qasyncpst ...

2018-07-12 13:33:15 5828

原创 Verilog基础知识(简单的纯组合逻辑)

加法器 module add_4( input [3:0] X, Y, output [3:0] sum, output Cout);assign {Cout, sum} = X+Y;endmodule乘法器 module mult_4( input [3:0] X, Y, output [7:0] Prod...

2018-07-11 20:12:56 4776

转载 Verilog基础知识(`define、parameter、localparam三者的区别及举例)

1、概述    `define:作用 -> 常用于定义常量可以跨模块、跨文件;                        &

2018-07-11 19:27:30 3261

转载 FPGA开发流程(详述每一环节的物理含义和实现目标)

需求说明:Verilog设计内容       :FPGA开发基本流程及注意事项来自       :时间的诗原文来自:http://www.dzsc.com/data/2015-3-16/108011.html&...

2018-07-11 19:23:28 6690

原创 基本的LNA电路总结

主要是基本的CS LNA和CG LNA,cascode LNA,不同结构之间的优缺点

2018-06-27 22:40:47 4393 1

原创 射频系统基础知识总结

增益 dBm3dB带宽指功率增益为1/2时的点(因为log2=0.3, log0.5=-0.3) 电压增益与功率增益在输入阻抗等于输出阻抗时相等 对于50欧姆阻抗,1dBm=632mv 非线性单音测试 主要的影响就是谐波harmonics。 因为通常α1×α3<0α1×α3<0\alpha_1 \times \alpha_3 < 0,所以基波项(α1A...

2018-06-27 22:33:38 6166

原创 MIT 6.004 Computer Architecture 2: Programmable Architectures

内容主要来自MIT 6.004计算机架构课程的第二部分,主要讲CPU的结构,编译原理。指令集 编译原理 程序中断 简单的RISC CPU结构 存储器的层级结构 流水线CPU core ...

2018-06-12 09:54:07 641

原创 Verilog基础知识(有符号数运算规则,加减运算,乘法运算中的符号位拓展问题)

rule of thumbThe format of the signed type is two’s complement. 有符号数均为补码表示If any operand in an expression is unsigned the operation is considered to be unsigned. 只有计算表达式右边有无符号数,整个计算式都按照无符号数规则运算只有...

2018-06-08 14:49:30 19108 4

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