上海磐启微电子面试经验分享

本人研一，专业集成电路工程，在两个礼拜前，抱着试试看的心态去面了上海磐启微电子的SOC工程师（实习），面试结束就拿到了offer，过得有点久，现在闲来还是过来分享一下我这微不足道的心得。
磐启的主要业务是设计一些应用于小型无人机和智能家居等等里面的无线通信芯片以及触控IC和其他一些SOC系列芯片，如果各位想详细了解，可以去他们公司的官网去了解一下。听说最近好像也要搞NB-IOT，还是挺不错的。
因为本人是研一，第一年主要上课，所以面试的问题可能在一些大佬眼前有点小儿科了，还请别嘲笑。本科阶段参加了TI杯大学生电子设计竞赛，是基于STM32的MCU开发；然后研一呢我主要是做了两个项目，一个是杭州中天科技的大学计划，这个也是我们一年级SOC课程的一个课程设计作业；另一个就是参加了学校组织的MPW IC设计竞赛，设计了一个应用于小数锁相环型频率合成器的可编程分频器，工艺是TSMC的0.35um。从这可以看出，研一的确学的很杂，数模通吃，所以导致后面面试官问的问题也很杂，还能回议起来的问题整理如下：
1.如何用数字逻辑电路实现二分频电路
2.如何实现三分频呢，这里对占空比不做要求
3.写一段三分频的verilog
4.分别画出UART的硬件和软件的状态机
5.8位全加器怎么组成32位全加器，每一个8位full_adder的延时是8ns,通过流水线设计可以减小延时，具体怎么实现？如果tsu=0.8ns,th=0.6ns,tc-q=0.3ns，整个全加器的工频至少是多少，采用流水线后单级的频率有没有提高。
6.写出MOS管饱和区的ids方程，画一个反相器，在画出它的VTC图，接着又被问为什么曲线中间部分是急速下降而不是平坦的。如果要实现一个对称特性并且噪声容限最大，N,PMOS的宽长比之比为多少
7.TTL和CMOS的区别
8.说一下你MPW的大概设计架构
9.UART如果发送和接收速度不匹配，如何解决，谈谈设计思路。UART收发用到几根信号线。
10.什么是亚稳态，有哪些解决方案
11.如果用verilog写一个5分频的电路，要不要用到寄存器
12.Master的SPI协议和Slave的有什么区别
13.画出AHB和APB的时序图
14.STM32的时钟频率，简单说下其里面有哪些模块
15.CPU为什么要超频，具体怎么实现
16.简单讲一下数字IC设计中成本，功耗，速度和面积之间的关系
17.stm32内部晶振频率多少
18.解释一下何为频率响应
19.给了你一个状态图，要求你画出卡诺图并化简
20.至今用过哪些EDA工具
21.在你的SOC课设中，怎么知道你采用的UART的波特率最高只能到9600，而不是15200
22.为什么PMOS衬底要接高，NMOS衬底接低
23.如果电路的时钟频率过低会发生什么
24.问我的SOC课设的工频是多大，有没有添加时序约束加以优化
25.搭建SOC的硬件部分，里面的最小系统中的imem和dmem采用的是哪种存储器
26.什么是内存陷阱，还有有关指针，结构体的问题，还让写了一小段C

至此能回忆到的就这么多，因为面试前曾经电话面试过一些技术问题，然后去之前还特地问了一下HR小姐姐，面试还需不需要再特地准备，得到的回复就是不用担心，大概就是聊聊天再加深一下了解。完全裸面，谁知道去了就是面对四个人车轮面了将近3个小时，一上来就画FSM和写Verilog。还有最一开始的是公司里面一个复旦博士，应该是想让我跟他做通信算法，简单的和我沟通了一下，这个是最轻松的。大概就是这些，本人第一次在CSDN写博，大神们看了不喜勿喷O(∩_∩)O