【前端验证】通关寄存器与ral_model —— 生成的RTL代码分析（2）

最新推荐文章于 2024-08-19 20:48:55 发布

尼德兰的喵

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分类专栏： uvm ral_model与寄存器集成尼德兰的喵全内容专栏文章标签：前端 verilog 芯片

本文链接：https://blog.csdn.net/moon9999/article/details/127184466

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本文是【前端验证】系列的第二篇，详细分析了寄存器与ral_model生成的RTL代码，包括ral_blk模块、register与field的不同类型及其实现，如RW型、W1C型等，并探讨了field的例化结构和byte对齐的实现方式。后续将通过搭建环境观察RTL行为。

摘要由CSDN通过智能技术生成

前言

在上文中分析了生成代码中host_itf和sys_ral部分的代码，后面继续分析block和register的代码。

画一张表格，表示下目前的寄存器结构：

下面要打开的是ral_blk_Gjm_sys_global_cfg_rtl.sv，block级的顶层，文件内有主要有两部分内容。

第一部分是interface的声明。

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