setup time的一些思考点

还是用题来引出话题吧，看这道笔试题：

如图触发器F1、F2、F3和F4的clk到Q的延时Tcq为1ns，setup time为2ns，hold time为1ns，缓冲器的延时为1ns，组合逻辑L1的延时为2ns，L2的延时是4ns。

1）如果没有setup时钟违例，该系统的最高时钟频率是多少？（这个可能还需要进一步思考）

2）如果F2没有setup违例，clk时钟频率最高可以达到多少？

3）如果按照2）中的时钟，F4的setup和hold slack是多少？

我们先把这个题解一下吧。

1）找到关键路径为F3-L-F4，其延时为t1=Tcq+Tl2+Tsetup-△T=1+4+2-2=5ns

则可计算的最高时钟频率f1=1/t1=200MHz

经检测此时其余路径无违规。

2）t2= Tcq+Tl1+Tsetup-△T=1+2+2-0=5ns

则此时的最高时钟频率为f2=1/t2=200MHz

3）setup slack=t2+△T-Tl2-Tcq-tsu=5+2-4-1-2=0ns

hold slack=Tl2+Tcq-△T-Thd=4+1-2-1=2ns

 

之后我们来看下建