P0P1疑问

用Logisim搭建同步复位模块

如下为同步复位模块，在reset后接一个寄存器并接受相同的CLK触发信号，应当注意reset后的触发器输出应当也返回接到reset的Clear信号上，如果没有下方红色箭头的返回的话就会出错。_{因为如果不接一个回来，那么reset的1值会保存在reset后的寄存器中持续输出1，使得被clear的寄存器持续清零（保持0态）}

Verilog中关于$signed()的bug

Arithmetic shift by $signal give different result in conditional expression and always block

Verilog中关于initial

verilog中不用initial初始寄存器则寄存器中值各位为x而非0，与Logisim中不同。