input delay, output delay

input delay, output delay在vivado中使用范围

　　转载：通过作者使用总结情况，IO口时序约束主要使用在以下情况：

1.         数据交换频率较高

　　由于IO时序约束一般计算值都是在几纳秒，当FPGA和外部数据交换频率较低，如FPGA操作640*480的TFT液晶进行刷屏，数据传输频率仅仅24Mhz，一个数据时钟都有41.666ns，完全不用约束都能满足时序要求。

        但是当操作SDRAM运行到120M时候，由于一个数据变换周期才8ns，因此IO口的少量延时都会影响到SDRAM数据，因此这种情况下需要对输入输出进行完整的IO口时序约束，并且分析正确，才能消除数据传输不稳定过的情况。

        DDR IP自带约束，故也不用另作约束。

2.         代码已经比较优化

　　当数据交换频率较高，但是时序约束还是不满足时序要求的时候，我们都需要对代码进行分析，好的时序都是设计出来的，不是约束出来的。ex.首先hcount_r 和vcount_r 都为10位计数器，这样的代码TFT的三色输出的端口就会有很大的延时，因为dat_act的胶合逻辑太多，输出路径太长导致。这种情况下应该不是首先做时序约束，应该修改代码，尽量做到寄存器直接输出。只有当代码比较优化的情况，再做时序约束这样才能得到较好的结果。

原文：https://blog.csdn.net/Times_poem/article/details/81216967