FPGA input_output delay 时序约束

最新推荐文章于 2023-01-06 15:52:15 发布
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input delay / output delay 约束

input delay :数据相对于时钟Launch沿的相位关系

output delay:数据相对于时钟Capture沿的相位关系

1 系统同步：System Synchronous Interface

系统同步，时钟信号在系统级上同源，板级走线的延时也要对齐，无法达到更高速的设计要求，所以大部分情况也仅仅应用SDR 方式。

1.1    Input delay

 

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xuxinnice
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时序约束篇 Intel、XILINX 时序约束学习整理
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set_input_delay和set_output_delay是在FPGA设计中用来约束输入和输出端口延迟的函数。这些约束的目的是告诉时序分析工具信号在器件之外的延迟，以便进行完整路径的分析。需要注意的是，这些约束并不会直接影响信号的延迟。 以下是对set_input_delay和set_output_delay的使用示例： 1. 设置输入延迟： ```verilog set_input_delay -clock <clock_name> -max <max_delay> [get_ports <port_name>] ``` 这个命令将指定输入端口的最大延迟。其中，`<clock_name>`是时钟信号的名称，`<max_delay>`是最大延迟值，`<port_name>`是要约束的输入端口的名称。 2. 设置输出延迟： ```verilog set_output_delay -clock <clock_name> -max <max_delay> [get_ports <port_name>] ``` 这个命令将指定输出端口的最大延迟。其中，`<clock_name>`是时钟信号的名称，`<max_delay>`是最大延迟值，`<port_name>`是要约束的输出端口的名称。 需要注意的是，具体的延迟值应根据器件手册来确定，不同的延迟值可能会导致综合工具使用不同的综合策略。

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