FPGA input_output delay 时序约束

input delay / output delay 约束

input delay :数据相对于时钟Launch沿的相位关系

output delay:数据相对于时钟Capture沿的相位关系

1 系统同步：System Synchronous Interface

系统同步，时钟信号在系统级上同源，板级走线的延时也要对齐，无法达到更高速的设计要求，所以大部分情况也仅仅应用SDR 方式。

1.1    Input delay

 

Example：

1.2    Output delay