IC Flow

RTL设计

几千万行RTL我是不信的，如果说gate level那随随便便几千万行。以本人开发经验来看，一个chip RTL代码上100万行是正常代码量。上200万行就是超大规模的设计。上500万行就不可想象，上1000万行应该是不存在的。
以人员能力来讲，一个牛人一般只能维护10万行代码，差一点的5万行就不错了。一个100万行代码量的chip仅仅RTL人员就需要20个左右。一般的项目纯粹负责RTL coding的也就20-50人左右，超过这个数，会产生各种设计沟通问题，就算50个全是牛人，设计能力也仅仅能够支持500万行的coding，实际中打个折，50人最多能够负责300万行的RTL项目。

Synthesis

synthesis不光要硕士做，还要老员工做，最好是有多次流片经验的人做。
工作不到10年，不要想着搞架构。我发现对于不是搞IC的，眼里大概只有CPU才是IC。对于新手一提做IC，就是要搞架构。等你做过100万行RTL的项目的时候，如果你能理解每个设计细节，你适合搞架构。问题在于，一个很优秀的IC设计人员，大概只能掌握10万行RTL。这是我之前的一个回答，你可以知道实际中IC设计人员的战斗力。而且，达到搞架构的水平，绝对不是干十年就能有的，需要见多识广，领悟力强。因为IC设计目前来看架构上根本没有规律可言。

synthesis不适合转IC设计。不过我们公司，syns的职位也会兼职搞点小模块。大部分情况，syns是一个足够苦逼的职位，老大们根本不会让你分心去搞RTL，那是浪费时间。syns的价值就是syns，多搞一个前端毫无意义，搞个小模块还不如直接分配给IC前端人员。
对学校当然有要求，公司招聘不会明说，但是必然有，我们公司我基本没见过985/211学历以下的。坦白讲，你不太可能拿得到syns的岗位，不是因为你懂的少，而是因为你只做过FPGA。这个岗位面对的是实验室有流片经验的童鞋。

“Synthesis就是加Constraint，写写tcl”。我还说IC前端就是写写verilog呢，web前端就是画画网页呢。新手总喜欢以所用的工具来衡量一个工作的水平，搞得好像大家都是C程序员，水平就一样似得。

一个大的IC系统，PLL好几个，generate时钟几十个，复位几十个，集成硬核，模拟电路和数字电路。

你知道硬核接口怎么下constrain吗？你知道怎么给数模接口下constrain吗？设计有n种模式，每种模式使用的clk 频率不一样，使用的PLL也不一样，有的PLL直接不工作，你知道怎么下constrain吗？

设计太大，要切割成多个部分综合，你知道怎么给各个切割部分之间下constrain吗？

chip要给做PCB板留时序裕量，你知道留多少吗？

插入BIST测试和扫描链之后，你知道怎么对测试逻辑做constrain吗？

chip运行有的不工作模块会掉电，掉电部分控制逻辑怎么下constrain？

报出timing violation 300万条，你知道是你的constrain有问题还是设计有问题？还是说你花个把月把300万条挨个看一遍？

综合质量不好，你知道怎么优化综合策略吗？

我们公司有出过constrain下错，导致chip工作不稳定的情况。

还出过后仿真发现constrain有问题，直接重来一遍综合及后端的情况。

 

IC Verification

最重要的一份spec是design spec, 其中需要重点了解的内容是：

· fetures：这个模块需要支持的性能列表。

· IO ports：这个模块对外的IO端口。

· operation mode：这个模块的主要工作模式。

公司里面，工程师做事情之前都需要出一份详细的文档，验证工程师也不例外，你要出的文档叫做verification spec，

实际上，现在IC行业内，很多公司的验证环境都不尽相同，比如有纯C/C++的环境，有纯UVM的环境，有UVM+C++的环境，甚至还有systemc的环境。总的来说，现在的趋势都是在往UVM的验证环境上转。

每家公司跑regression和coverage都会使用脚本来完成，怎么高效顺利跑完，是最关键的问题，

最终的结果一般会以网页的形式呈现，直观明了。