文章目录
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一、规格设计spec
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二、RTL编码
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三、仿真验证
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四、逻辑综合
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五、形式验证
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六、STA
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七、DFT
三、仿真验证
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makefile脚本语言
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工具:
Cadence Incisive Synopsys VCS Mentor Questasim (Linux) Modelsim (Windows)
四、逻辑综合
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RTL代码经过特定工艺库生成门级网表netlist
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Tcl脚本语言
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工具:
Cadence Genus Synopsys Design Coplie (DC) 不同工艺库的门电路基本单元面积和时序不一样
五、形式验证
- RTL与netlist的等效性检查
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工具:
Cadence Conformal Synopsys Formalit
六、STA
- 电路时序上验证是否存在建立时间/保持时间违例
- Tcl脚本语言
- 工具:
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Cadence Tempus Synopsys Prime TIme (PT)