13. 在systemVerilog Assertion中,express1 |=> express2,表示如果express1为真,则在当前时刻检查express2,如果express2为真,则判断断言成功
答案:错误
解析:|=>是下一个时钟检查,|->是当前时刻检查。
13. 在systemVerilog Assertion中,express1 |=> express2,表示如果express1为真,则在当前时刻检查express2,如果express2为真,则判断断言成功
答案:错误
解析:|=>是下一个时钟检查,|->是当前时刻检查。