每日一题
mu_guang_
生活是一本书,我想在书上留些什么
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每日一题-11.29-传播延迟
什么是传播延迟?答:传播延迟指信号从逻辑门的输入端到输出端所需要的时间,与信号跳变的快慢以及输出负载的大小有关系。当输入跳变越慢,输出负载越大,传播延迟越高。传播延迟Tpd=max{TPLH, TPHL}...原创 2020-11-29 17:08:10 · 2047 阅读 · 2 评论 -
每日一题-4.29-DC
29. 自底向上(bottom-up)综合策略的优点是()BCDA. 需要进行多次迭代B. 可以根据不同模块的不同特点和要求单独进行优化C. 对内存要求较小并且可以在多个机器上并行执行D. 某个模块修改后不必重新综合整个设计,减少了综合时间...原创 2020-04-29 23:14:41 · 747 阅读 · 0 评论 -
4.29-每日一题-状态机
29. 状态机有哪些元素?状态机的元素有现态,条件,动作,次态,也叫做状态,事件,行为,变更。原创 2020-04-29 17:53:45 · 371 阅读 · 0 评论 -
4.29-每日一题-program和Module
29. 请说一下sv中为什么要加入program,program有什么区别?答:加入program的目的是为了解决testbech和rtl信号可能产生的竞争冒险现象。program和module的区别主要有三点,一module里可以定义program,而program里不能定义module;二是module里不能调用program里定义的task, function,而program可以调用m...原创 2020-04-29 15:19:05 · 965 阅读 · 0 评论 -
每日一题-4.14-形式验证
2. Formality是有Synosys公司开发的一种形式验证(Formal Verification)工具,用于两个Design之间的形式验证。(ABC)A. RTL级对RTL级B. 门级网表对门级网表C RTL级对门级网表解析:跟事件驱动模拟器相比,形式验证能更快的验证出两个设计在功能三是否等同,可以实现RTL-RTL,RTL-TO-GATE,GATE-TO-GATE,并且有...原创 2020-04-14 16:50:59 · 1419 阅读 · 0 评论 -
每日一题-4.14-二进制运算
以下verilog代码中,a=12,b=10,则下列运算正确的是(D)input [3:0] a;input [3:0] b;output signed [7:0] z;wire signed [3:0] c;assign c = a[3:0]*b[3:0];assign z =c;A. 8B. -120C 120D -8解析:120 = 111100...原创 2020-04-14 16:30:55 · 702 阅读 · 0 评论 -
每日一题-4.10-sv语法
10. 请问@和wait在使用时有什么区别?答: wait相当于增强版@,用来解决同一时刻的竞争冒险现象,因为wait会检测事件是否已被触发,包括正在触发。比如a在10个时间单位的时候变为1,@(a)和wait(a)的区别是@(a)会形成竞争冒险的现象,@(a)能不能成功的结果不一定,而wait(a)是一定成功的。...原创 2020-04-10 22:38:00 · 815 阅读 · 0 评论 -
每日一题-4.10-锁存器
10. 以下关于Latch和Flip-Flop特性描述正确的是:(ACD)A. Latch与Flip-Flop都属于时序逻辑B. Latch无时钟输入C. Flip-Flop只会在时钟触发沿采样当前输入产出输出D. Latch输出可能产生毛刺解析:组合逻辑电路的特点是输出信号只与当前时刻相关,与其它时刻的输入状态无关,五存储电路,也没有反馈电路。因此Latch应该属于时序电路。...原创 2020-04-10 20:14:45 · 2159 阅读 · 0 评论 -
每日一题-3.28-sv
28. default input #1 output #0的解释首先default input和output是用在clocking里面的,其次clocking使用在测试dut里的,所以input和output都是针对tb的, input #1 是指 tb中的Input采用dut中的output输出时,总是采用output时钟沿前面一时间单位的值,具体一般没有什么表现,因为dut的output...原创 2020-03-28 10:32:39 · 999 阅读 · 1 评论 -
每日一题-3.13-uvm
1.uvm_transaction和uvm_seq_item之间的区别?答:uvm_seq_item从uvm_transaction扩展而来,具有更多的支持sequence和sequencer的功能。它为sequencer和sequence提供了钩子,所以你可以使用sequence和sequencer生成事务,而uvm_transaction只提供do print和do record等基本方...原创 2020-03-13 22:01:41 · 472 阅读 · 0 评论 -
每日一题-3.12-仿真工具
12. 不属于数字芯片验证仿真工具的是(B)A. ModelsimB. formalityC. VCSD. Ncsim答案:B解析:目前常用的数字EDA仿真工具Synopsys的vcs, (Verilog Compiler Simulator) Cadence的NCsim (Incisive Enterprise Simulator的core simulation e...原创 2020-03-12 15:29:45 · 823 阅读 · 0 评论 -
每日一题-3.11-格雷码
21. 以下关于格雷码的描述哪些是正确的?A. 卡诺图的坐标是按照格雷码的顺序标注的B. 格雷码0110对应的二进制数是0100C. 格雷码相邻的码组间仅有一位不同D. 格雷码从编码形式上杜绝了逻辑冒险的发生E. 格雷码常用于提高单一时钟域内总线数据的可靠信答案:ABCD解析:竞争冒险主要由于组合逻辑的两个输入同时向不同的方向变化,并且变化不同步导致的,而格雷码使得组合...原创 2020-03-10 23:28:53 · 2369 阅读 · 3 评论 -
每日一题-3.8-verilog语法
20. 对于信号定义语句:reg[0:4] always, a;说法错误的是(B)A. 不能使用关键字定义信号B. 信号定义为reg型,只能使用在时序电路的赋值中C. Bit定义顺序应该从高到低D. 每个信号应单独用一行来声明解析:CD 中bit定义顺序可以低到高,信号可以连着定义,但是建议是对的...原创 2020-03-08 11:22:06 · 1187 阅读 · 0 评论 -
每日一题-FPGA与CPU和GPU
19. FPGA与CPU和GPU相比有哪些优缺点?答:FPGA与CPU相比,运算速度快。与GPU相比,功耗低。其中CPU擅长管理和调度,比如数据读取,文件管理,人机交互等。GPU擅长浮点运算和并行计算,适用于图像处理。FPGA的处理速度快,有流水线并行和数据并行,灵活性高。其中CPU和GPU都属于冯.诺依曼结构,指令译码执行,共享内存。而FPGA没有指令,并且可以流水并行和数据并行,因此速度很快...原创 2020-01-10 20:16:24 · 550 阅读 · 0 评论 -
每日一题-1.7-功能覆盖率
17. 当功能覆盖率达到100%,可以说明(C)A. 功能覆盖率对应的DUT响应是正确的B. 某些令人关注的情况已经得到测试覆盖C. DUT的功能点已经100%覆盖D. 意味着验证的完整性...原创 2020-01-07 22:14:38 · 4419 阅读 · 4 评论 -
每日一题-1.3-门控时钟电路
11. 请画出一种安全的门控时钟电路![image.png](https://upload-images.jianshu.io/upload_images/9246563-bda1dd8d7349574c.png?imageMogr2/auto-orient/strip%7CimageView2/2/w/1240)什么是门控时钟,为什么要使用门控时钟?门控时钟主要是通过一个使能信号控制时钟的...原创 2020-01-03 22:13:27 · 1150 阅读 · 1 评论 -
每日一题-1.2-摩尔和米利状态机的区别
答:1. Moor型的输出只与当前状态有关,而Mealy型的输出还与输入相关。2. Moor型输入对输出的影响要到下一个时钟周期才能体现出来,而Mealy型输入的变化会直接体现出来3. 在实现相同功能的情况下,Mealy型状态机所需要的状态数比Moor型少...原创 2020-01-02 20:04:40 · 3049 阅读 · 0 评论 -
每日一题-12.30-三态数据总线
9. 芯片接口的三态数据总线实现时如何处理 (D)A. 在芯片各功能子模块内把三态数据总线转为单向的两组总线B. 在芯片内部总线使用的地方把三态数据总线转为单向的两组总线C. 不需要转换D. 在芯片顶层把三态数据总线转为单向的两组总线FPGA中设定一个信号为三态门,在Verilog中,就是设定该信号的类型为inout。通常用在总线接口中,因为在一个总线上同时只能有一个设备端口作输出,这时...原创 2019-12-30 22:31:58 · 3625 阅读 · 0 评论 -
12.28-阻塞赋值和非阻塞赋值
8. 请简要描述阻塞赋值和非阻塞赋值的区别?答:赋值主要由2部分组成,一是右值的计算,二是左值的更新。首先阻塞赋值在完成右值计算之后,立刻完成左值更新,之后才执行下一条语句;而非阻塞赋值会在完成语句块内所有的右值计算,然后再进行所有的左值更新。其次它们符号表示不同,最后阻塞赋值主要用于组合电路,非阻塞赋值主要用于时序电路。...原创 2019-12-28 17:23:35 · 381 阅读 · 0 评论 -
每日一题-12.27-task和function
7. 简要说明task和function的区别?答:1. function至少有一个输入信号,并且只有一个返回值,而task的input和output数量不限2. 部分function可以被编译器综合,而task不能3. function中不能包括任何时间控制语句,而task可以4. task可以调用那个function,而funciton不能调用task...原创 2019-12-27 16:28:47 · 449 阅读 · 1 评论 -
每日一题-12.26-功耗
21:下面降低功耗的方法中,属于降低静态功耗的有A:门级电路的功耗优化B:多阈值电压C:门控时钟电路D:操作数分离E:多个供电电压答案:ABE静态功耗:Peak = Vdd*Ipeak...原创 2019-12-26 21:56:53 · 768 阅读 · 0 评论 -
每日一题-12.25-bit,bin,mcs的区别
6. bit、bin、mcs文件的区别答:一般用jtag在线进行调试的时候,是把bit文件是program进RAM中进行在线调试,这种方式的优点是,烧写速度快,板子下电即擦除,可以烧其他bit文件覆盖。mcs是burn到板子上的flash中,上电后会自动program到FPGA中,因此烧写进flash,需要断电重启。bin是内核加载,也是烧写进flash,上电加载。一般默认生成的是bit文件,...原创 2019-12-25 10:57:02 · 5500 阅读 · 1 评论 -
每日一题-12.21-双边沿采样
5. 实现一个双边沿采样电路,时序电路图如下代码实现:方案一中的方式会有一个问题,那就是会出现毛刺现象出现,因为触发器是有一个时延的Tcq,如果采用逻辑门设计的时候就有可能出现竞争冒险现象方案一:module top_module ( input clk, input d, output q); reg temp1, tem...原创 2019-12-21 17:01:45 · 1878 阅读 · 0 评论 -
每日一题-12.19-分支语句
4. verilog中case,casex,casez的区别?答:casez和casex是case语句的拓展。在casez语句中,如果分支表达式的某些位的值为高阻z,那么对这些位的比较就会忽略,而只关注其它位的比较;在casex语句中,如果比较双方有一方的某些位的值是z或x,那么这些位的比较就不予考虑;综合时case语句会将所有包含zx?的分支直接优化掉,而casez和casex的综合后电路是...原创 2019-12-19 09:49:05 · 431 阅读 · 0 评论 -
每日一题-12.18-存储器
3. SRAM和DRAM的相同点和区别,以及NOR FLASH和 NAND的相同点和区别答:SRAM和DRAM都是随机访问存储器,掉电会丢失数据,并且都是半导体存储器它们的区别在于SRAM属于静态RAM,一般由6个MOS管构成,读写速度快,但是集成度较低,价格较贵,一般用于cache。而DRAM属于动态RAM,一般由一个MOS管和电容构成,集成度较高,价格便宜,但是读写速度慢并且需要不断的刷新...原创 2019-12-18 17:14:56 · 551 阅读 · 0 评论 -
每日一题-12.17-竞争冒险
2. 竞争冒险是什么?怎样消除竞争冒险现象?答:逻辑门电路的两个输入信号同时向相反的逻辑电平跳变,而跳变的时间有差异的现象叫做竞争,而由于竞争可能在电路上产生干扰脉冲的现象的叫做冒险。如何消除竞争冒险现象1. 在逻辑门输出端口和电源之间并联滤波电容2. 发现并消去可能出现的互补变量运算3. 引入选通控制信号...原创 2019-12-17 15:44:04 · 1052 阅读 · 1 评论 -
每日一题-12.16-编码
1. 状态机常用的编码方式有gray码,热独码、二进制编码等。其中one-hot编码的优点是可以简化译码电路,减少组合逻辑资源的使用,缺点是编码位数较多,占用过多的寄存器资源。...原创 2019-12-16 11:28:12 · 589 阅读 · 0 评论