本文探讨了在处理器执行过程中如何处理中断和异常，尤其是如何通过指令顺序提交来实现精确中断。在乱序执行的内核中，为确保中断前后指令正确执行，处理器会在指令执行后将其结果暂存，等待所有前置指令提交后再进行提交。同时，顺序提交还能解决投机执行错误的问题。处理器内部的重排序缓冲区（ROB）在这一过程中起到关键作用，保证了指令按照初始顺序修改ISA寄存器。
在指令的执行过程中，通常会有中断和异常产生，例如在下面这个例子中，
中断例子
XOR指令执行完后，来了一个中断，中断处理一般都是将处理器的ISA寄存器压栈，执行中断服务程序，然后再退回来执行中断后面的指令。精确中断(Precise Interrupt)要求中断前的指令都执行，中断后的指令都没有执行，而在乱序执行内核中，MOV、INC指令有可能提前到XOR前面执行，那么怎么来实现精确中断呢？
解决方法就是：在指令乱序执行之后，再加一个步骤：指令顺序提交(In-order commit)。乱序执行后，指令的结果虽然出来了，但是这个结果并没有立即提交到ISA寄存器中，而是先缓存起来，只有当前指令前面的指令提交后，这条指令才能提交。
指令的顺序提交也能解决投机执行出错的问题。如下图所示：
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