10G/25G Ethernet Subsystem（一）（内回环）

最新推荐文章于 2024-03-25 16:37:40 发布

neufeifatonju

最新推荐文章于 2024-03-25 16:37:40 发布

阅读量1.2k

点赞数

分类专栏： FPGA 文章标签： FPGA

原文链接：https://blog.csdn.net/Y__Yshans/article/details/121955869?ops_request_misc=%257B%2522request%255Fid%2522%253A%2522166294920816782412590949%2522%252C%2522scm%2522%253A%252220140713.130102334..%2522%257D&request_id=166294920816782412590949&biz_id=0&utm_medi

版权

FPGA 专栏收录该内容

116 篇文章 65 订阅

订阅专栏

版权声明：本文为CSDN博主「Y__Yshans」的原创文章，遵循CC 4.0 BY-SA版权协议，转载请附上原文出处链接及本声明。
原文链接：https://blog.csdn.net/Y__Yshans/article/details/121955869

使用软件：vivado2020.1、仿真用vivado自带的仿真

摘要：在Xilinx官方文档中（PG210-25G-ethernet）找到自己要的信息，几乎没有去动IP核什么参数，主要是通过这个IP去完成内回环以及外回环的仿真以及上板调试（另一篇文章），通过实现这个去了解整个FPGA开发流程。

内回环：PMA回环

外回环：通过SFP光模块口回环

IP核参数只改了BASE-R以及Include AXI4-Lie

1.从Xilinx文档中找到有用信息

打开Ethernet ip核的example design之后，看一下官方给的IP核仿真（仿真之前记得按照文档提示来）。不难发现，通过几个信号就能够观察IP核在什么情况下才是正常使用的。那么在PG210-25G-ethernet中可以找到这些信号，User Interface是我们比较关注的地方还有就是tx和rx信号。

2.顶层

要把example design直接用到工程里面去，需要做一点点改动。比如最终我要在xczu27dr-fsve1156-2-i这个芯片板子上跑通内回环和外回环，可以把官方的example design放到顶层里面去。顶层的信号只需要用到gt连接芯片端口的信号、gt时钟差分信号、clk差分信号以及SFP光模块信号。restsrt_tx_rx 和 send_continous_pkts直接给0，gt时钟给的是368.64MHz，dclk是100MHz（dclk这里用clk wizard IP核生成的），直接给复位，EXDES0这个模块就能够运行。那么用ILA在调试板上抓信号的时候，可以只用看看 restart_tx_rx_0、rx_gt_locked_led_0、rx_block_lock_led_0、completion_status、stat_reg_compare 这几个信号就可以了。