DDR3
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NoNoUnknow
这个作者很懒,什么都没留下…
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CMD FIFO的深入理解:一种避免占用总线带宽的仲裁方法
3.虽然CMD FIFO能够让地址也具有缓存的能力,但是突发事件的执行本身也需要很长的时间(相对仲裁),这个方案的意义可能更在于使得每次仲裁的时间都不需要在总线空闲的时候,避免了总线带宽的占用;2.不使用CMD FIFO也是可以达到这些目的的,但你需要在更根源的情况下(请求)的时候进行好请求;1.1.每满足一次需求向FIFO中写入一次地址和命令,这些地址和命令会在总线空闲的时候被执行;原创 2024-03-14 14:04:47 · 315 阅读 · 0 评论 -
单AXI总线多通道仲裁状态机V2.0(代码+tb文件)
【代码】仲裁状态机V2.0(代码+tb文件)原创 2024-03-11 18:08:35 · 277 阅读 · 0 评论 -
DDR3 APP接口的两种时序写法
3.每当计数器来到一次burst事件的总需求的时候,向CMD FIFO写入需要操作的地址;1.当写数据FIFO内的数值达到一次burst事件的需求的时候,进行请求;3.完成写操作以后地址增加这一整个burst的便宜了;读操作和写操作类似,仅把FIFO的请求规则改换即可;4.利用CMD FIFO的空信号取反作为请求的来源;2.每当写数据时,利用写数据使能来增加计数器;2.请求通过仲裁器传递到写模块,启动写;1.创建命令FIFO CMD FIFO;个人觉得第一种更好。原创 2024-03-14 11:37:16 · 444 阅读 · 0 评论 -
FDMA 3.1 米联客的Axi-DDR3控制器及其配套的Dbuf
自定义的FDMA Brust Length,能够接收比实际Axi Brust Lengtht更多的数据,这是通过这个模块实现的:即通过设置的Axi总线最大brust len后,通过对比其位宽过一位的数据是否为高,来判断需求的brust长度是否是否超过了max brust len,如果超过了则进行截断。。FDMA的一次读写操作的分界线是一次FDMA Brust Length的完成,其中可以涵盖多个Axi Brust Length。原创 2023-11-09 15:12:02 · 778 阅读 · 0 评论 -
Axi接口的DDR3:参数,时序,握手机制
WSTRB[n:0] 信号为高电平时,指定包含有效信息的数据总线的字节通道。原创 2023-10-24 22:23:42 · 720 阅读 · 0 评论 -
XIlinx提供的DDR3 IP与 UG586
DDR系统需要关注的三样东西:控制器、PHY、SDRAM颗粒,但这是实现一个DDR3 IP所需要的,如果只希望调用IP的话,则只需要调用IP即可,目前时间紧急,我先学一学如何使用IP,解决卡脖子的问题,自研日后再说。使用的DDR3器件:MT41J128M16JT-093K。原创 2023-10-22 22:38:17 · 1275 阅读 · 0 评论 -
DDR3笔记 频率配置
可参考1.DDR3器件的手册。2.开发板芯片的手册。原创 2023-10-22 16:35:16 · 184 阅读 · 0 评论 -
Zynq上的存储器接口与差分时钟与DDR3
DQS是DDR SDRAM中的重要功能,它的功能主要用来在一个时钟周期内准确的区分出每个传输周期,并便于接收方准确接收数据。每一颗8bit DRAM芯片都有一个DQS信号线,它是双向的,在写入时它用来传送由主控芯片发来的DQS信号,读取时,则由DRAM芯片生成DQS向主控发送。完全可以说,它就是数据的同步信号。在读取时,DQS与数据信号。原创 2023-10-21 20:27:55 · 920 阅读 · 0 评论 -
存储器~Zynq book第九章
还有小梅哥和正点原子的一些资料。原创 2023-10-21 12:29:41 · 190 阅读 · 0 评论