System Verilog Arrays （数组）

1. Packed Arrays

        在SV中有两种数组类型，一类是packed arrays，另一类是unpacked arrays。packed arrays 的维度定义在变量名之前，unpacked arrays 的维度定义在变量名之后。一维的packed arrays 也叫做vector。

        bit [7:0] c1;                  // packed arrays  或者 vector

        logic  [3:0] [7:0] c2 ;    //  packed arrays     

        int u1 [8] 等价于 int u1 [0:7]; // unpacked array

        int u2 [0：7] [0：3]   等价于  int u2 [8] [4]     //unpacked array 

`timescale 1ns/1ps

// test module
module tb;

	bit [7:0] c1;
	
	initial begin
		c1 = 8'hf0;
		$display("c1=%b\n",c1);	
	end
	
	initial begin
		for(int i = 0 ; i <= $size(c1) ; i++) 
			$display("c1[%0d] = %b",i,c1[i]);
	end
	
endmodule