高速接口
文章平均质量分 90
碰碰跳跳
这个作者很懒,什么都没留下…
展开
-
PCIe基础知识
PCIe总线概述 随着现代处理器技术的发展,在互连领域中,使用高速差分总线替代并行总线是大势所趋。与单端并行信号相比,高速差分信号可以使用更高的时钟频率,从而使用更少的信号线,完成之前需要许多单端并行数据信号才能达到的总线带宽。 PCI总线使用并行总线结构,在同一条总线上的所有外部设备共享总线带宽,而PCIe总线使用了高速差分总线,并采用端到端的连接方式,因此在转载 2017-07-20 10:48:48 · 826 阅读 · 0 评论 -
JESD204B发射器的三个关键物理层性能指标
随着JESD204接口更多地被数据转换器所采用,急需对其性能加以重视,并优化数字接口。重点不应只放在数据转换器的性能上。该标准的最初两个版本,即2006年发布的JESD204和2008年发布的JESD204A,其额定数据速率为3.125 Gbps。最新的版本为2011年发布的JESD204B,列出了3个速度等级,最大数据速率为12.5 Gbps。这三个速度等级遵循三个不同的电气接口规范,由光互转载 2017-10-17 12:52:42 · 1651 阅读 · 0 评论 -
ADI时钟抖动衰减器优化JESD204B串行接口功能
Analog Devices, Inc.,全球领先的高性能信号处理解决方案供应商,最近推出一款高性能时钟抖动衰减器HMC7044,其支持JESD204B串行接口标准,适用于连接基站设计中的高速数据转换器和现场可编程门阵列(FPGA)。JESD204B接口专门针对高数据速率系统设计需求而开发,3.2 GHz HMC7044时钟抖动衰减器内置可以支持和增强该接口标准特性的独特功能。HMC7044提转载 2017-10-17 11:39:49 · 719 阅读 · 0 评论 -
基于JESD204协议的高速串行采集系统
摘要 在通信设施、成像设备、工业仪器仪表等需要大量数据的系统中,要求数据转换级提供越来越宽的分辨率和越来越高的采样率。并行接口的物理布局和串行LVDS方法的比特率限制,给设计人员带来技术障碍。文中基于Xilinx Vertx6 FPGA的GTX高速串行接口实现了JESD204B协议,有效地解决了传统采集数据并行传输时的各种问题。本文引用地址:http://www.eepw.com.cn/art转载 2017-10-17 11:39:03 · 5008 阅读 · 0 评论 -
JESD204B中的链路同步和对齐:了解控制字符
目前,将JESD204B作为高速数据转换器首选数字接口的趋势如火如荼。JESD204接口于2006年首次发布,2008年改版为JESD204A,2011年8月再改版为目前的JESD204B。与LVDS等以前的技术相比,该接口在效率上技高一筹,同时还有多种其他优势。采用JESD204B的设计拥有更快的接口带来的好处,能与转换器更快的采样速率同步。其封装引脚数量减少,由此减小了封装尺寸,缩短了走线长度转载 2017-10-17 11:37:30 · 6390 阅读 · 0 评论 -
教你怎么消除影响JESD204B链路传输的因素
JESD204B串行数据链路接口针对支持更高速转换器不断增长的带宽需求而开发。作为第三代标准,它提供更高的通道速率最大值(每通道高达12.5 Gbps),支持确定延迟和谐波帧时钟。此外,得益于转换器性能的提升--这些转换器兼容开放市场FPGA解决方案,并且可扩展--现已能轻松传输大量待处理的数据。 FPGA供应商已讨论了许多年有关千兆串行/解串(SERDES)接口的话题,虽然过去大部分模转载 2017-10-17 11:35:56 · 1208 阅读 · 0 评论 -
详解JESD204B串行接口时钟需求及其实现方法
随着数模转换器的转换速率越来越高,JESD204B串行接口已经越来越多地广泛用在数模转换器上,其对器件时钟和同步时钟之间的时序关系有着严格需求。本文就重点讲解了JESD204B数模转换器的时钟规范,以及利用TI公司的芯片实现其时序要求。本文引用地址:http://www.eepw.com.cn/article/270296.htm 1. JESD204B介绍 1.1 JES转载 2017-10-17 11:33:45 · 7795 阅读 · 1 评论 -
在Xilinx FPGA上快速实现JESD204B
JESD204是一种连接数据转换器(ADC和DAC)和逻辑器件的高速串行接口,该标准的 B 修订版支持高达 12.5 Gbps串行数据速率,并可确保 JESD204 链路具有可重复的确定性延迟。随着转换器的速度和分辨率不断提升,JESD204B接口在ADI高速转换器和集成RF收发器中也变得更为常见。此外,FPGA和ASIC中灵活的串行器/解串器(SERDES)设计正逐步取代连接转换器的传统并行LV转载 2017-10-17 10:43:10 · 7184 阅读 · 0 评论 -
JESD204B概述
一、JESD204B概述1、JED204B是什么?一种新型的基于高速SERDES的ADC/DAC数据传输接口。ADC/DAC的采样速率变得越来越高,数据的吞吐量越来越大,对于500MSPS以上的ADC/DAC,动辄就是几十个G的数据吞吐率,采用传统的CMOS和LVDS已经很难满足设计要求,JESD204B应运而生。现在各大厂商的高速ADC/DAC上基本都采用了这种接口。2、转载 2017-10-17 10:15:00 · 760 阅读 · 0 评论 -
Kintex-7 和 Virtex-7 FPGA GTX 收发器的设计
This Design Advisory contains information on attribute settings, issues, and work-arounds for Kintex-7 and Virtex-7 FPGA GTX Transceiver General Engineering Sample (ES) Silicon解决方案1.GTX 收发器一般工转载 2017-10-19 17:59:40 · 6781 阅读 · 0 评论 -
xilinx SDI 技术
一.SDI 还回解决方案1.RX SDI 输出RX clk时钟跟SDI 输入同步,TX SDI输出 TX clk跟本板参考时钟同步;2.输入SDI提取148.5MHz时钟跟本板参考时钟晶振148.5MHz虽然同频但是不同源,晶振都存在PPM误差;3.如果需要做SDI还回,使用FPGA内部FIFO最终会因为时钟误差溢出或者读空,但是使用DDR3 SDRAM整帧缓存可以解决此问题4.使原创 2017-09-29 15:04:05 · 3766 阅读 · 0 评论