IC设计：环形振荡器(Ring OSCillatior)

由 小帽帽 于 星期一, 2015-09-14 11:58 发表

这应该是我第一次讲IC设计的部分，很多时候我们由于跟module比较熟，所以学了很多Module的理论机台的知识，因为我们是PIE，我们需要知己更需要知彼，与其说PIE是很专业的人，那我更想说我们其实更像个万金油，我们需要懂module才能站在他们的角度和他们一起提升产品质量，解决技术难题。那我们面对客户呢？我们也需要懂客户的设计，才能跟客户有共同语言，更好的为客户服务，赢得别人的尊重和信任。

开篇第一题：《环形振荡器》-Ring OSC。

以前在学校就听我们老唐说做一个项目貌似是什么锁相环(PLL: Phase-Locked Loops)，其实它就是通信系统里面最基本的电路，而这个锁相环里面最重要的一个子电路就是“环形振荡器 Ring OSC”，用来实现特定频率的时钟信号(Clock Signal)。它最大的优点在于能够与传统的CMOS兼容，无需任何无源器件而增加extra制程。

说起振荡器，我们不自觉的脱口而出LC振荡，对了！其实振荡器有三种：环形振荡器、差动振荡器、LC振荡器。差动振荡器也就是我们收音机里面的晶体振荡器，这种噪声和精准度是最好的，但是在CMOS制程里面无法兼容cost会很高。还有一种是LC振荡器，其实就是电感和电容，那电容自然就是要做PIP电容或者MiM电容，而电感就需要厚Metal而且宽Metal窄Space，这样的制程要求是很高的，自然Cost就高的去了。所以，普遍采用CMOS环形振荡器实现频率控制，当然它的弱点就是比较差的跳动特性(poor jitter performance)。

环形振荡器的结构必须是有一串奇数个串联连接的反相器(Invertor)构成一个闭环回路(也就是最后一个输出恰好是最初的输入)，如下图。如果初始触发时候给为“1”，那最后输出就是“0”，然后输入自然也就是“0”，然后输出又变成“1”，如此实现“0”和“1”的固定频率交替振荡输出。(不过通常我们在振荡器的输出端都会由于逐阶振荡导致输出信号减弱，所以我们需要在输出端增加两个反相器串联的单元电路，叫做缓冲器也叫做output driver，这样可以弥补信号损失提高噪声容限。如果需要这方面的介绍，可以找我要大学的毕业论文。)

那这个频率如何掌控？我们知道从输入到输出每个反相器之间传输一定有个时间反应也叫延迟，所以从“0”到“1”的切换时间取决于从第一阶到最后一阶的全部延迟总和，所以这个频率取决于什么就一目了然了，中间反相器的个数！而实际情况是，每家FAB制程的MOS寄生电容不一样，所以这个频率自然就不一样，那如果要实现同样的频率，肯定越少反相器数量越有竞争力咯。如果每个反相器的反应时间是tp，那么该振荡器的周期是2*n*tp (n就是反相器的个数)。

另外，讲一下环形振荡器的测试，一般情况下，我们WAT测试机台需要配备频谱测试仪(E4411B)才可以测试9KHz~1.5GHz的频率(其实示波器手动测试也可以的)，不过这个一般是给RD研发用来评估这个制程的频率特性的，以前提取参数的时候会特意设计一个频率振荡器来看我们的寄生特性以及频率特性的。

当然从制程上讲，主要的频率因素应该是“互连延迟”和“电容延迟”，而电容延迟又主要来自栅极电容和PN结电容等等。

上面只是简单讲了环形振荡器的结构及原理，了解即可。实际设计中还有更进阶的，比如可调整频率的全频段振荡器，升频器、降频器等等。那就太专业，我也不懂的。