解决方案
1.GTX 收发器一般工程样品 (ES) 芯片的属性更新
此表显示了对一般 ES 芯片进行可靠操作所需的 GTX 属性更新。
初始 ES 比特流不能用于一般 ES 芯片,反之亦然。ISE Design Suite 13.4 在使用 1.6 版的 7 系列 FPGA 收发器向导时, 会在本机生成以下属性更新。 ISE Design Suite 13.4 中的 向导 1.5 版本 仅支持初始 ES 芯片设置,而 1.6 版本仅支持一般 ES 芯片设置。
属性 | 值 | |||
BIAS_CFG | 64'h0000040000001000 | |||
CPLL_CFG | 24'hBC07DC | |||
QPLL_CFG | QPLL 下带:27'h06801C1 QPLL 上带:27'h0680181 | |||
QPLL_LOCK_CFG | 16'h21E8 | |||
QPLL_CP | 10'h01F | |||
QPLL_LPF | 4'hF | |||
RXCDR_FR_RESET_ON_EIDLE | 1'b0 | |||
RXCDR_PH_RESET_ON_EIDLE | 1'b0 | |||
RXCDR_HOLD_DURING_EIDLE | 1'b0 | |||
RX_DEBUG_CFG | 12'h000 | |||
全速(2) | 半速(3) | 1/4速(4) | 1/8速(5) | |
RXCDR_CFG(1) | CDR 设置 < +/- 200 ppm LPM 模式: 72'h0B_0000_23FF_1040_0020 (> 6.6 Gbps) 72'h03_0000_23FF_1020_0020 (<= 6.6 Gbps) DFE 模式: 72'h0B_0000_23FF_1040_0020 (> 6.6 Gbps) 72'h03_0000_23FF_2040_0020 (<= 6.6 Gbps) CDR 设置 < +/- 700 ppm LPM 模式: 72'h0B_8000_23FF_1040_0020 (> 6.6 Gbps) 72'h03_8000_23FF_1020_0020 (<= 6.6 Gbps) DFE 模式: 72'h0B_8000_23FF_1040_0020 (> 6.6 Gbps) 72'h03_8000_23FF_2040_0020 (<= 6.6 Gbps) | CDR 设置 < +/- 200 ppm LPM/DFE 模式: 72'h03_0000_23FF_4020_0020 CDR 设置 < +/- 700 ppm LPM/DFE 模式: 72'h03_8000_23FF_4020_0020 CDR 设置 < +/- 1250 ppm LPM/DFE 模式: 72'h03_8000_23FF_4020_0020 | CDR 设置 < +/- 200 ppm LPM/DFE 模式: 72'h03_0000_23FF_4008_0020 CDR 设置 < +/- 700 ppm LPM/DFE 模式: 72'h03_8000_23FF_4008_0020 CDR 设置 < +/- 1250 ppm LPM/DFE 模式: 72'h03_8000_23FF_4008_0020 | CDR 设置 < +/- 200 ppm LPM/DFE 模式: 72'h03_0000_23FF_4004_0020 CDR 设置 < +/- 700 ppm LPM/DFE 模式: 72'h03_8000_23FF_4004_0020 CDR 设置 < +/- 1250 ppm LPM/DFE 模式: 72'h03_8000_23FF_400_0020 |
RXCDR_LOCK_CFG | 6'b010101(6) | |||
RX_BIAS_CFG | 12'b000000000100 | |||
RX_OS_CFG | 13'b0000010000000 | |||
RX_DFE_LPM_HOLD_DURING_EIDLE | 1'b0 | |||
PMA_RSV | 32'h 0001_8480(7) 32'h 001E_7080(8) | |||
PMA_RSV2[5] | 1'b1(9) 1'b0(10) | |||
ES_EYE_SCAN_EN | TRUE | |||
RX_CM_SEL | 2'b11 | |||
PMA_RSV2[4], RX_CM_TRIM | 1'b1, 3'b010 (11) | |||
PCS_RSVD_ATTR[8] | 1'b1(12) 1'b0(13) | |||
DFE 模式 | 内部串行回路 | 信道 | ||
RX_DFE_GAIN_CFG | 23'h0207EA | 23'h020FEA | ||
RX_DFE_VP_CFG | 17'b00011111100000011 | 17'b00011111100000011 | ||
RX_DFE_UT_CFG | 17'b10001000000000000 | 17'b10001111000000000 | ||
RX_DFE_KL_CFG | 13'b0000011111110 | 13'b0000011111110 | ||
RX_DFE_KL_CFG2 | 32'h3788140A | 32'h3010D90C | ||
RX_DFE_H2_CFG | 12'b000110000000 | 12'b000000000000 | ||
RX_DFE_H3_CFG | 12'b000110000000 | 12'b000001000000 | ||
RX_DFE_H4_CFG | 11'b00011100000 | 11'b00011110000 | ||
RX_DFE_H5_CFG | 11'b00011100000 | 11'b00011100000 | ||
RX_DFE_LPM_CFG | 16'h0954 | 16'h0954 | ||
LPM 模式 | 短信道(<=2.5 分贝衷减) | 长信道(>2.5 分贝衷减) | ||
RXLPM_HF_CFG | 14'b00000000000000 | 14'b00000011110000 | ||
RXLPM_LF_CFG | 14'b00000000000000 | 14'b00000011110000 | ||
RX_DFE_LPM_CFG | 16'h0904(14) 16'h0104(15) | 16'h0904(14) 16'h0104(15) |
注:
- RXCDR_CFG 设置是初步设置,并且正在进行特性描述。在可用时将会添加最终设置。
- CPLL/QPLL 全速设置:针对 5.93 至 8.0 Gbps 线速和 9.8 至 10.3125 Gbps 线速的 QPLL 操作,以及使用一阶分频器的 3.2 至 6.6 Gbps 线速的 QPLL 操作。
- CPLL/QPLL 半速设置:针对 2.965 至 4.0 Gbps 线速以及 4.9 至 5.15625 Gbps 线速的 QPLL 操作,以及使用二阶分频器的 1.6 至 3.3 Gbps 线速的 QPLL 操作。
- CPLL/QPLL 1/4速设置:针对 1.4825 至 2.0 Gbps 线速以及 2.45 至 2.578125 Gbps 线速的 QPLL 操作,以及使用四阶分频器的 0.8 至 1.65 Gbps 线速的 QPLL 操作。
- CPLL/QPLL 1/8速设置:针对 0.74125 至 1.0 Gbps 线速以及 1.225 至 1.2890625 Gbps 线速的 QPLL 操作,以及使用八阶分频器的 0.4 至 0.825 Gbps 线速的 QPLL 操作。
- 不支持 RXCDRLOCK 端口,目前正在针对一般 ES 芯片对该端口进行评估。RXCDRLOCK 端口仅用作 CDR 锁的粗测指示器,同时还建议使用它来验证输入数据 。
- 较低线速:CPLL 全频范围,5.93 GHz <= QPLL VCO 频率 < 6.6 GHz
- 较高 线速: QPLL VCO 频率 >= 6.6 GHz
- 在使用眼扫描功能时,必须将 ES_EYE_SCAN_EN 和 PMA_RSV2[5] 设置为 1'b1。
- 当不使用眼扫描时,必须将 ES_EYE_SCAN_EN 设置为 1'b1,将 PMA_RSV2[5] 设置为 1'b0。
- 可编程,设置为 800 mV。 在 RX_CM_SEL = 2'b11 时应用。 在 LPM 模式下,当 RX_CM_SEL = 2'b00 时,将忽略 PMA_RSV2[4] 和 RX_CM_TRIM。
- 对于使用 OOB(PCI Express 和 SATA/SAS 等)的设计,必须将 PCS_RSVD_ATTR[8] 设置为 1'b1。
- 对于不使用 OOB 的设计,必须将 PCS_RSVD_ATTR[8] 设置为 1'b0。
- 线速 <= 6.6 Gb/s
- 线速 > 6.6 Gb/s
2.一般 ES 芯片 GTX 勘误项
此部分是指一般 ES 芯片的 Kintex-7 FPGA CES 勘误信息。
- CPLL 电源已关闭
如果条件 (a) 和 (b) 持续超过 8000 小时,则 GTX 收发器 CPLL 会停止响应:
- 已为 MGTAVCC 和 MGTAVTT 加电。
- 此设备处于下列状态之一:
- 尚未配置 FPGA。
- 已配置 FPGA,但收发器尚未实例化。
- 收发器已实例化,但 CPLL 处于断电状态。
在使用 QPLL 时,启用每个 CPLL 将使 MGTAVTT 电源上的电流为 30mA, MGTAVCC 电源的电流为 20 mA。
这就要求 CPLL 始终处于加电状态,即便是使用 QPLL 将 CPLL 断电端口 CPLLPD 设置为 1'b0 的情况也不例外)。
3. 使用模式
眼扫描使用模式
ES_EYE_SCAN_EN | PMA_RSV2[5] | 说明 |
TRUE | 1'b0 | 眼扫描已禁用 |
TRUE | 1'b1 | 眼扫描已启用 |
OOB 使用模式
PCS_RSVD_ATTR[8] | 说明 |
1'b0 | OOB 已断电 |
1'b1 | OOB 已加电 |
注: 为运行 PCI Express 和 SATA/SAS 等应用,OOB 电路必须加电。
4. GTX 软件已知问题/使用模式更改
欲了解最新的 GTX 软件使用模式更改和已知问题,敬请参考 (Xilinx 答复 43339)。
5. GTX 初始 ES 向一般 ES 的移植
对于希望将设计的 GTX 初始 ES 芯片移植为一般 ES 芯片的客户,有几个问题需要考虑,请参阅 (Xilinx 答复 45410)。
修改历史
06/28/2012 -更新 GTX 软件使用模式更改 (Xilinx 答复 43339) 包含最新的 GTXE2_COMMON 使用模式更改信息。
03/22/2012 - 为 1/2 速模式更新 RXCDR_CFG 设置。
02/22/2012 - 为 1/4 速和 1/8 速添加 RXCDR_CFG 设置。添加一个 GTX 软件已知问题或使用模式变更链接。
01/12/2012 — 初始版本
适用于
器件
- Virtex-7
- Kintex-